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ICS557-05A
四路差分的PCI-Express时钟源
描述
该ICS557-05A是一个扩频时钟发生器
支持PCI - Express的要求。它是用在
个人计算机或嵌入式系统,大大减少
电磁干扰(EMI) 。该装置
提供四个差分HCSL或LVDS高频
与扩频功能输出。输出
频率和扩散型可选择使用
外部引脚。
特点
采用20引脚TSSOP
可在Pb(铅)免费包装
支持PCI - Express应用
四个差分扩频时钟输出
扩频减少电磁干扰
使用外部25 MHz时钟或晶振输入
掉电引脚关断芯片
OE控制三态输出
通过外部引脚扩展和频率的选择
可蔓延绕道选项
提供工业级温度范围
框图
VDD
2
PD
OE
SEL [ 2 :0]的
3
传播
SPECTRUM /
产量
时钟
选择
传播
SPECTRUM
电路
CLKOUTA
25 MHZ
晶体或
时钟
X1
时钟
振荡器
X2
CLKOUTA
CLKOUTB
PLL时钟
合成
CLKOUTB
CLKOUTC
CLKOUTC
CLKOUTD
CLKOUTD
2
GND
RR( IREF )
可选的调谐水晶
电容器
MDS 557-05A ê
集成电路系统公司
1
525马街,圣何塞,加利福尼亚95126
修订版011606
电话:( 408 ) 297-1201
www.icst.com
ICS557-05A
四路差分的PCI-Express时钟源
引脚分配
VDDXD
S0
S1
S2
X1
X2
PD
OE
GNDXD
IREF
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
CLKA
CLKA
CLKB
CLKB
GNDODA
VDDODA
CLKC
CLKC
CLKD
CLKD
20引脚( 173 mil)的TSSOP
扩频选型表
S2
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
流传%
-0.5
-1.0
-1.5
没有传播
-0.5
-1.0
-1.5
没有传播
传播类型
不适用
不适用
产量
频率(MHz)
100
100
100
100
200
200
200
200
MDS 557-05A ê
集成电路系统公司
2
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修订版011606
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ICS557-05A
四路差分的PCI-Express时钟源
引脚说明
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
名字
VDDXD
S0
S1
S2
X1
X2
PD
OE
GND
IREF
CLKD
CLKD
CLKC
CLKC
VDDODA
GND
CLKB
CLKB
CLKA
CLKA
TYPE
动力
输入
输入
输入
输入
产量
输入
输入
动力
产量
产量
产量
产量
产量
动力
动力
产量
产量
产量
产量
连接到+ 3.3V数字电源。
引脚说明
扩频选择引脚# 0 。请参见上表。内部上拉电阻。
扩频选择引脚# 1 。见上表内部上拉电阻。
扩频选择引脚# 2 。请参见上表。内部上拉电阻。
水晶连接。连接到一个基本模式晶体或时钟输入。
水晶连接。连接到一个基本模式晶体或平仓离场。
掉电所有PLL的和三态输出低电平时。内部上拉电阻。
提供,三态输出的输出(高=使能输出;低=禁用输出) 。
内部上拉电阻。
连接到数字地。
精密电阻器连接到这个引脚被连接到内部参考电流。
可选100/200 MHz的扩频差分称赞输出时钟D.
可选100/200 MHz的扩频差分真正输出时钟D.
可选100/200 MHz的扩频差分称赞输出时钟C.
可选100/200 MHz的扩频差分真正输出时钟C.
连接到+ 3.3V模拟电源。
连接到模拟地。
可选100/200 MHz的扩频差分称赞输出时钟B.
可选100/200 MHz的扩频差分真正输出时钟B.
可选100/200 MHz的扩频差分称赞输出时钟A.
可选100/200 MHz的扩频差分真正输出时钟A.
MDS 557-05A ê
集成电路系统公司
3
525马街,圣何塞,加利福尼亚95126
修订版011606
电话:( 408 ) 297-1201
www.icst.com
ICS557-05A
四路差分的PCI-Express时钟源
应用信息
去耦电容
对于任何高性能的混合信号IC,该
ICS557-05A必须从系统电源隔离
电源噪声,以达到最佳性能。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
负载电阻R
L
由于时钟输出是开源的产出, 50
欧姆的外部电阻到地是在连接
每个时钟输出。
输出终端
的的的PCI-Express差分时钟输出
ICS557-05A都是开源驱动程序和需要
外部串联电阻和一个电阻接地。这些
电阻值及其允许的位置显示
中详细
PCI - Express的布局指南
部分。
该ICS557-05A也可以为LVDS的配置
兼容的电压电平。见
LVDS兼容
布局指南
部分。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声,遵循以下原则应该是
观察到。
每一个0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容和VDD引脚。 PCB走线到
VDD引脚应保持尽可能的短,以应
PCB走线通过地面。铁素体的距离
珠和散装解耦从设备是少
关键的。
2)优化布局之一,在所有组件
电路板的同一侧,通过其他最大限度地减少通孔
信号层(铁氧体磁珠和去耦大容量
电容器可以安装在背面) 。其他信号
走线应远离ICS557-05A 。
这包括信号迹线正下方的装置,
或在邻近使用的地线平面层的层
该设备。
外部元件
外部元件数量最少的
要求正确操作。的去耦电容
0.01
F
应连接在VDD和GND之间
对(1,9和15,16 ),为靠近器件成为可能。
芯片capacitors-
水晶电容应
从销X1连接到地和X2接地,以
优化的初始精度。这些值(单位为pF )
水晶瓶盖等于(C
L
-12) * 2在这个等式中,
C
L
= PF中的晶体负载电容。例如,对于一
晶体与16 pF负载上限,每一个外部晶振帽
将8 pF的。 [ ( 16-12 )×2 ] = 8 。
目前的参考源
r
( IREF )
如果目标板走线阻抗( Z)为50Ω ,则RR =
475Ω (1%) ,提供2.32毫安IREF ,输出电流
(I
OH
)等于6 * IREF 。
MDS 557-05A ê
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4
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ICS557-05A
四路差分的PCI-Express时钟源
输出结构
IREF
= 2.3毫安
6*IREF
R
R
475
见输出端接
部分 - 页面3 5
一般的PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声,遵循以下原则应该是
观察到。
1.每个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。
2.无孔应脱钩之间使用
电容和VDD引脚。
3, PCB走线连接到VDD引脚应尽可能地短
如可能,应在PCB走线到地面通过。
铁氧体磁珠和去耦批量从距离
该装置是不太关键的。
4.最佳布局是一所具有的所有组件
电路板的同一侧,通过其他最大限度地减少通孔
信号层(任何铁氧体磁珠和去耦大容量
电容器可以安装在背面) 。其他信号
走线应远离
ICS557-05A.This包括信号线刚
该装置的下面,或在邻近的层
设备所使用的接地平面层。
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四路差分的PCI-Express时钟源
描述
该ICS557-05A是一个扩频时钟发生器
支持PCI - Express的要求。它是用在
个人计算机或嵌入式系统,大大减少
电磁干扰(EMI) 。该装置
提供四个差分HCSL或LVDS高频
与扩频功能输出。输出
频率和扩散型可选择使用
外部引脚。
特点
采用20引脚TSSOP
可在Pb(铅)免费包装
支持PCI - Express应用
四个差分扩频时钟输出
扩频减少电磁干扰
使用外部25 MHz时钟或晶振输入
掉电引脚关断芯片
OE控制三态输出
通过外部引脚扩展和频率的选择
可蔓延绕道选项
提供工业级温度范围
框图
VDD
2
PD
OE
SEL [ 2 :0]的
3
传播
SPECTRUM /
产量
时钟
选择
传播
SPECTRUM
电路
CLKOUTA
25 MHZ
晶体或
时钟
X1
时钟
振荡器
X2
CLKOUTA
CLKOUTB
PLL时钟
合成
CLKOUTB
CLKOUTC
CLKOUTC
CLKOUTD
CLKOUTD
2
GND
RR( IREF )
可选的调谐水晶
电容器
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四路差分的PCI-Express时钟源
引脚分配
VDDXD
S0
S1
S2
X1
X2
PD
OE
GNDXD
IREF
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
CLKA
CLKA
CLKB
CLKB
GNDODA
VDDODA
CLKC
CLKC
CLKD
CLKD
20引脚( 173 mil)的TSSOP
扩频选型表
S2
0
0
0
0
1
1
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1
S1
0
0
1
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0
0
1
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S0
0
1
0
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0
1
0
1
流传%
-0.5
-1.0
-1.5
没有传播
-0.5
-1.0
-1.5
没有传播
传播类型
不适用
不适用
产量
频率(MHz)
100
100
100
100
200
200
200
200
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四路差分的PCI-Express时钟源
引脚说明
1
2
3
4
5
6
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9
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12
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名字
VDDXD
S0
S1
S2
X1
X2
PD
OE
GND
IREF
CLKD
CLKD
CLKC
CLKC
VDDODA
GND
CLKB
CLKB
CLKA
CLKA
TYPE
动力
输入
输入
输入
输入
产量
输入
输入
动力
产量
产量
产量
产量
产量
动力
动力
产量
产量
产量
产量
连接到+ 3.3V数字电源。
引脚说明
扩频选择引脚# 0 。请参见上表。内部上拉电阻。
扩频选择引脚# 1 。见上表内部上拉电阻。
扩频选择引脚# 2 。请参见上表。内部上拉电阻。
水晶连接。连接到一个基本模式晶体或时钟输入。
水晶连接。连接到一个基本模式晶体或平仓离场。
掉电所有PLL的和三态输出低电平时。内部上拉电阻。
提供,三态输出的输出(高=使能输出;低=禁用输出) 。
内部上拉电阻。
连接到数字地。
精密电阻器连接到这个引脚被连接到内部参考电流。
可选100/200 MHz的扩频差分称赞输出时钟D.
可选100/200 MHz的扩频差分真正输出时钟D.
可选100/200 MHz的扩频差分称赞输出时钟C.
可选100/200 MHz的扩频差分真正输出时钟C.
连接到+ 3.3V模拟电源。
连接到模拟地。
可选100/200 MHz的扩频差分称赞输出时钟B.
可选100/200 MHz的扩频差分真正输出时钟B.
可选100/200 MHz的扩频差分称赞输出时钟A.
可选100/200 MHz的扩频差分真正输出时钟A.
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四路差分的PCI-Express时钟源
应用信息
去耦电容
对于任何高性能的混合信号IC,该
ICS557-05A必须从系统电源隔离
电源噪声,以达到最佳性能。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
负载电阻R
L
由于时钟输出是开源的产出, 50
欧姆的外部电阻到地是在连接
每个时钟输出。
输出终端
的的的PCI-Express差分时钟输出
ICS557-05A都是开源驱动程序和需要
外部串联电阻和一个电阻接地。这些
电阻值及其允许的位置显示
中详细
PCI - Express的布局指南
部分。
该ICS557-05A也可以为LVDS的配置
兼容的电压电平。见
LVDS兼容
布局指南
部分。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声,遵循以下原则应该是
观察到。
每一个0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容和VDD引脚。 PCB走线到
VDD引脚应保持尽可能的短,以应
PCB走线通过地面。铁素体的距离
珠和散装解耦从设备是少
关键的。
2)优化布局之一,在所有组件
电路板的同一侧,通过其他最大限度地减少通孔
信号层(铁氧体磁珠和去耦大容量
电容器可以安装在背面) 。其他信号
走线应远离ICS557-05A 。
这包括信号迹线正下方的装置,
或在邻近使用的地线平面层的层
该设备。
外部元件
外部元件数量最少的
要求正确操作。的去耦电容
0.01
F
应连接在VDD和GND之间
对(1,9和15,16 ),为靠近器件成为可能。
芯片capacitors-
水晶电容应
从销X1连接到地和X2接地,以
优化的初始精度。这些值(单位为pF )
水晶瓶盖等于(C
L
-12) * 2在这个等式中,
C
L
= PF中的晶体负载电容。例如,对于一
晶体与16 pF负载上限,每一个外部晶振帽
将8 pF的。 [ ( 16-12 )×2 ] = 8 。
目前的参考源
r
( IREF )
如果目标板走线阻抗( Z)为50Ω ,则RR =
475Ω (1%) ,提供2.32毫安IREF ,输出电流
(I
OH
)等于6 * IREF 。
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ICS557-05A
四路差分的PCI-Express时钟源
输出结构
IREF
= 2.3毫安
6*IREF
R
R
475
见输出端接
部分 - 页面3 5
一般的PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声,遵循以下原则应该是
观察到。
1.每个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。
2.无孔应脱钩之间使用
电容和VDD引脚。
3, PCB走线连接到VDD引脚应尽可能地短
如可能,应在PCB走线到地面通过。
铁氧体磁珠和去耦批量从距离
该装置是不太关键的。
4.最佳布局是一所具有的所有组件
电路板的同一侧,通过其他最大限度地减少通孔
信号层(任何铁氧体磁珠和去耦大容量
电容器可以安装在背面) 。其他信号
走线应远离
ICS557-05A.This包括信号线刚
该装置的下面,或在邻近的层
设备所使用的接地平面层。
MDS 557-05A ê
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    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

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    -
    -
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电话:13910052844(微信同步)
联系人:刘先生
地址:海淀区增光路27号院增光佳苑2号楼1单元1102室
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