ICS557-06
O
网元
F
我们的
HCSL
LOCK
B
UFFER
描述
该ICS557-06是1-4个差分时钟缓冲器
专为PCI - Express的应用。该
设备选择两个差分HCSL或LVDS之一
输入对和扇出四对差动
HCSL或LVDS输出。
特点
采用20引脚TSSOP
可在Pb（铅）免费包装
3.3 V工作电压
低功耗
高达200 MHz的HCSL输入差分时钟
和高达100兆赫的LVDS
抖动为100ps （峰 - 峰）
50 ps的输出至输出扭曲
框图
VDD
2
OE
CLKA
CLKA
IN1
IN1
IN2
IN2
MUX
2比1
CLKB
CLKB
CLKC
CLKC
CLKD
CLKD
2
SEL
GND
PD
RR（ IREF ）
MDS 557-06
I N T E GRAて维C我R C U I吨S y时S T ê米每秒
●
1
525赛STRE等，圣乔本身， CA 9 5126
●
修订版010306
TE L（ 40 8 ） 2 97-12 01
●
W W瓦特I C ST 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
引脚分配
SEL
VDDIN
IN1
IN1
PD
IN2
IN2
OE
GND
IREF
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
CLKA
CLKA
CLKB
CLKB
GND
VDD
CLKC
CLKC
CLKD
CLKD
选择表
SEL
0
1
输入对
选
IN2 / IN2
IN1 / IN1
20引脚（ 173 mil）的TSSOP
引脚说明
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
SEL
VDDIN
IN1
IN1
PD
IN2
IN2
OE
GND
RR（ IREF ）
CLKD
CLKD
CLKC
CLKC
VDDOUT
GND
CLKB
CLKB
CLKA
CLKA
针
TYPE
输入
动力
输入
输入
输入
输入
输入
输入
动力
产量
产量
产量
产量
产量
动力
动力
产量
产量
产量
产量
引脚说明
SEL = 1选择IN1 / IN1 。 SEL = 0选择IN2 / IN2 。内部上拉电阻。
连接到+3.3 V电源电压为输入时钟。
HCSL / LVDS真正的输入信号1 。
HCSL /免费LVDS输入信号1 。
断电的芯片和三态输出低电平时。内部上拉电阻。
HCSL / LVDS真正的输入信号2 。
HCSL /免费LVDS输入信号2 。
提供快速输出上，三态输出（高=使能输出;低=禁用） 。
内部上拉电阻输出。
连接到地面。
精密电阻器连接到这个引脚被连接到内部参考电流。
差分免费输出时钟D.
真正的差分输出时钟D.
差分免费输出时钟C.
真正的差分输出时钟C.
连接到+3.3 V电源电压的输出时钟。
连接到地面。
差分免费输出时钟B.
真正的差分输出时钟B.
差分免费输出时钟A.
真正的差分输出时钟A.
MDS 557-06
在TE碎电路系统
●
2
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
应用信息
去耦电容
对于任何高性能的混合信号IC，该
ICS557-06必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
外部元件
外部元件数量最少的
要求正确操作。的去耦电容
0.01
F
应连接在VDD和GND之间
双（ 2,9-和15,16），如靠近器件成为可能。
目前的参考源
r
（ IREF ）
如果目标板走线阻抗（ Z）为50Ω ，则RR =
475Ω （1％） ，提供2.32毫安IREF ，输出电流
(I
OH
）等于6 * IREF 。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
每一个0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容和VDD引脚。 PCB走线到
VDD引脚应保持尽可能的短，以应
PCB走线通过地面。铁素体的距离
珠和散装解耦从设备是少
关键的。
2）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层（铁氧体磁珠和去耦大容量
电容器可以安装在背面） 。其他信号
走线应远离ICS557-06 。
这包括信号迹线正下方的装置，
或在邻近使用的地线平面层的层
该设备。
负载电阻R
L
由于时钟输出是开源的产出， 50
欧姆的外部电阻到地是在连接
每个时钟输出。
输出终端
的的的PCI-Express差分时钟输出
ICS557-06是开源驱动程序和需要
外部串联电阻和一个电阻接地。这些
电阻值及其允许的位置显示
中详细
PCI - Express的布局指南
部分。
该ICS557-06也可以为LVDS的配置
兼容的电压电平。见
LVDS兼容
布局指南
部分。
MDS 557-06
在TE碎电路系统
●
3
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
输出结构
IREF
= 2.3毫安
6*IREF
R
R
475
见输出端接
部分 - 页面3 5
一般的PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1.每个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。
2.无孔应脱钩之间使用
电容和VDD引脚。
3， PCB走线连接到VDD引脚应尽可能地短
如可能，应在PCB走线到地面通过。
铁氧体磁珠和去耦批量从距离
该装置是不太关键的。
4.最佳布局是一所具有的所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层（任何铁氧体磁珠和去耦大容量
电容器可以安装在背面） 。其他信号
走线应远离ICS557-06.This
包括信号迹线正下方的设备，或上
相邻使用的地线平面层的层
装置。
MDS 557-06
在TE碎电路系统
●
4
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
PCI - Express的布局指南
差分路由共同建议
L1的长度，路线作为非耦合50欧姆跟踪。
L2的长度，路线作为非耦合50欧姆跟踪。
L3的长度，路线作为非耦合50欧姆跟踪。
R
S
R
T
微分路由在单PCB
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
鉴别路由到一个PCI Express连接器
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
维度或价值
0.5最大
最大0.2
最大0.2
33
49.9
维度或价值
2分钟至最多16
1.8分至14.4最大
维度或价值
0.25 14最大
0.225分，以12.6最高
单位
寸
寸
寸
欧姆
欧姆
单位
寸
寸
单位
寸
寸
PCI - Express的设备路由
L1
R
S
L1’
R
S
L2
L2’
R
T
L3’
R
T
L3
L4
L4’
ICS557-06
产量
时钟
PCI- Express的
加载或
连接器
典型的PCI-Express （ HCSL ）
波形
700毫伏
0
t
OR
0.52 V
0.175 V
500 PS
500 PS
t
OF
0.52 V
0.175 V
MDS 557-06
在TE碎电路系统
●
5
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-06
1至4 HCSL时钟缓冲器
PCIE扇出缓冲器
引脚分配
SEL
VDDIN
IN1
IN1
PD
IN2
IN2
OE
GND
IREF
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
CLKA
CLKA
CLKB
CLKB
GND
VDD
CLKC
CLKC
CLKD
CLKD
选择表
SEL
0
1
输入对
选
IN2 / IN2
IN1 / IN1
20引脚（ 173 mil）的TSSOP
引脚说明
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
SEL
VDDIN
IN1
IN1
PD
IN2
IN2
OE
GND
RR（ IREF ）
CLKD
CLKD
CLKC
CLKC
VDDOUT
GND
CLKB
CLKB
CLKA
CLKA
针
TYPE
输入
动力
输入
输入
输入
输入
输入
输入
动力
产量
产量
产量
产量
产量
动力
动力
产量
产量
产量
产量
引脚说明
SEL = 1选择IN1 / IN1 。 SEL = 0选择IN2 / IN2 。内部上拉电阻。
连接到+3.3 V电源电压为输入时钟。
HCSL / LVDS真正的输入信号1 。
HCSL /免费LVDS输入信号1 。
断电的芯片和三态输出低电平时。内部上拉
HCSL / LVDS真正的输入信号2 。
HCSL /免费LVDS输入信号2 。
提供快速输出上，三态输出（高=使能输出，低=
禁用） 。内部上拉电阻输出。
连接到地面。
精密电阻器连接到这个引脚连接到内部电流
差分免费输出时钟D.
真正的差分输出时钟D.
差分免费输出时钟C.
真正的差分输出时钟C.
连接到+3.3 V电源电压的输出时钟。
连接到地面。
差分免费输出时钟B.
真正的差分输出时钟B.
差分免费输出时钟A.
真正的差分输出时钟A.
IDT / ICS
1至4 HCSL时钟缓冲器
2
ICS557-06
F版090407
ICS557-06
1至4 HCSL时钟缓冲器
PCIE扇出缓冲器
应用信息
去耦电容
对于任何高性能的混合信号IC，该
ICS557-06必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
外部元件
所需的外部元件数量最少
正确的操作。 0.01去耦电容
F
应
被连接在VDD和GND双（ 2,9-和15,16）之间
如靠近器件成为可能。
目前的参考源
r
（ IREF ）
如果目标板走线阻抗（ Z）为50Ω ，然后RR = 475Ω
,
（1％） ，提供2.32毫安IREF ，输出电流（I
OH
）是
等于6 * IREF 。
PCB布局建议
为确保最佳的设备性能和最低的输出相位
噪音，遵循以下原则应得到遵守。
每一个0.01μF去耦电容应安装在
电路板的元件侧尽可能靠近VDD引脚
可能。无孔应脱钩之间使用
电容和VDD引脚。 PCB走线连接到VDD引脚应
越短越好，因为要在PCB走线到
通过地面。铁氧体磁珠和去耦大容量的距离
从设备是不太关键的。
2）优化布局之一，在所有组件
电路板的同一侧，通过其他信号通路减少
层（铁氧体磁珠和去耦大容量电容可
安装在后） 。其他信号走线应
离ICS557-06 。
这包括信号迹线正下方的设备，或上
层相邻于所使用的设备的接地平面层。
负载电阻R
L
由于时钟输出是开源的输出， 50欧姆
外部电阻器与地是在每个连接
时钟输出。
输出终端
该ICS557-06的PCI - Express的差分时钟输出
是开源驱动，需要一个外部系列
电阻器和电阻器接地。这些电阻值和
他们允许的位置如图中详细
PCI - Express的布局指南
部分。
该ICS557-06也可为兼容LVDS配置
电压电平。见
LVDS兼容布局
方针
部分。
IDT / ICS
1至4 HCSL时钟缓冲器
3
ICS557-06
F版090407
ICS557-06
1至4 HCSL时钟缓冲器
PCIE扇出缓冲器
PCI - Express的布局指南
差分路由共同建议
L1的长度，路线作为非耦合50欧姆跟踪。
L2的长度，路线作为非耦合50欧姆跟踪。
L3的长度，路线作为非耦合50欧姆跟踪。
R
S
R
T
微分路由在单PCB
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
鉴别路由到一个PCI Express连接器
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
维度或价值
0.5最大
最大0.2
最大0.2
33
49.9
维度或价值
2分钟至最多16
1.8分至14.4最大
维度或价值
0.25 14最大
0.225分，以12.6最高
单位
寸
寸
寸
欧姆
欧姆
单位
寸
寸
单位
寸
寸
PCI - Express的设备路由
L1
R
S
L1’
R
S
L2
L2’
R
T
L3’
R
T
L3
L4
L4’
ICS557-06
产量
时钟
PCI- Express的
加载或
连接器
典型的PCI-Express （ HCSL ）波形
700毫伏
0
t
OR
0.52 V
0.175 V
500 PS
500 PS
t
OF
0.52 V
0.175 V
IDT / ICS
1至4 HCSL时钟缓冲器
5
ICS557-06
F版090407
ICS557-06
O
网元
F
我们的
HCSL
LOCK
B
UFFER
描述
该ICS557-06是1-4个差分时钟缓冲器
专为PCI - Express的应用。该
设备选择两个差分HCSL或LVDS之一
输入对和扇出四对差动
HCSL或LVDS输出。
特点
采用20引脚TSSOP
可在Pb（铅）免费包装
3.3 V工作电压
低功耗
高达200 MHz的HCSL输入差分时钟
和高达100兆赫的LVDS
抖动为100ps （峰 - 峰）
50 ps的输出至输出扭曲
框图
VDD
2
OE
CLKA
CLKA
IN1
IN1
IN2
IN2
MUX
2比1
CLKB
CLKB
CLKC
CLKC
CLKD
CLKD
2
SEL
GND
PD
RR（ IREF ）
MDS 557-06
I N T E GRAて维C我R C U I吨S y时S T ê米每秒
●
1
525赛STRE等，圣乔本身， CA 9 5126
●
修订版010306
TE L（ 40 8 ） 2 97-12 01
●
W W瓦特I C ST 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
引脚分配
SEL
VDDIN
IN1
IN1
PD
IN2
IN2
OE
GND
IREF
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
CLKA
CLKA
CLKB
CLKB
GND
VDD
CLKC
CLKC
CLKD
CLKD
选择表
SEL
0
1
输入对
选
IN2 / IN2
IN1 / IN1
20引脚（ 173 mil）的TSSOP
引脚说明
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
SEL
VDDIN
IN1
IN1
PD
IN2
IN2
OE
GND
RR（ IREF ）
CLKD
CLKD
CLKC
CLKC
VDDOUT
GND
CLKB
CLKB
CLKA
CLKA
针
TYPE
输入
动力
输入
输入
输入
输入
输入
输入
动力
产量
产量
产量
产量
产量
动力
动力
产量
产量
产量
产量
引脚说明
SEL = 1选择IN1 / IN1 。 SEL = 0选择IN2 / IN2 。内部上拉电阻。
连接到+3.3 V电源电压为输入时钟。
HCSL / LVDS真正的输入信号1 。
HCSL /免费LVDS输入信号1 。
断电的芯片和三态输出低电平时。内部上拉电阻。
HCSL / LVDS真正的输入信号2 。
HCSL /免费LVDS输入信号2 。
提供快速输出上，三态输出（高=使能输出;低=禁用） 。
内部上拉电阻输出。
连接到地面。
精密电阻器连接到这个引脚被连接到内部参考电流。
差分免费输出时钟D.
真正的差分输出时钟D.
差分免费输出时钟C.
真正的差分输出时钟C.
连接到+3.3 V电源电压的输出时钟。
连接到地面。
差分免费输出时钟B.
真正的差分输出时钟B.
差分免费输出时钟A.
真正的差分输出时钟A.
MDS 557-06
在TE碎电路系统
●
2
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
应用信息
去耦电容
对于任何高性能的混合信号IC，该
ICS557-06必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
外部元件
外部元件数量最少的
要求正确操作。的去耦电容
0.01
F
应连接在VDD和GND之间
双（ 2,9-和15,16），如靠近器件成为可能。
目前的参考源
r
（ IREF ）
如果目标板走线阻抗（ Z）为50Ω ，则RR =
475Ω （1％） ，提供2.32毫安IREF ，输出电流
(I
OH
）等于6 * IREF 。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
每一个0.01μF去耦电容应安装
在电路板的元件侧靠近
VDD引脚的位置。无孔应与使用
去耦电容和VDD引脚。 PCB走线到
VDD引脚应保持尽可能的短，以应
PCB走线通过地面。铁素体的距离
珠和散装解耦从设备是少
关键的。
2）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层（铁氧体磁珠和去耦大容量
电容器可以安装在背面） 。其他信号
走线应远离ICS557-06 。
这包括信号迹线正下方的装置，
或在邻近使用的地线平面层的层
该设备。
负载电阻R
L
由于时钟输出是开源的产出， 50
欧姆的外部电阻到地是在连接
每个时钟输出。
输出终端
的的的PCI-Express差分时钟输出
ICS557-06是开源驱动程序和需要
外部串联电阻和一个电阻接地。这些
电阻值及其允许的位置显示
中详细
PCI - Express的布局指南
部分。
该ICS557-06也可以为LVDS的配置
兼容的电压电平。见
LVDS兼容
布局指南
部分。
MDS 557-06
在TE碎电路系统
●
3
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
输出结构
IREF
= 2.3毫安
6*IREF
R
R
475
见输出端接
部分 - 页面3 5
一般的PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1.每个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。
2.无孔应脱钩之间使用
电容和VDD引脚。
3， PCB走线连接到VDD引脚应尽可能地短
如可能，应在PCB走线到地面通过。
铁氧体磁珠和去耦批量从距离
该装置是不太关键的。
4.最佳布局是一所具有的所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层（任何铁氧体磁珠和去耦大容量
电容器可以安装在背面） 。其他信号
走线应远离ICS557-06.This
包括信号迹线正下方的设备，或上
相邻使用的地线平面层的层
装置。
MDS 557-06
在TE碎电路系统
●
4
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-06
一到四个HCSL时钟缓冲器
PCI - Express的布局指南
差分路由共同建议
L1的长度，路线作为非耦合50欧姆跟踪。
L2的长度，路线作为非耦合50欧姆跟踪。
L3的长度，路线作为非耦合50欧姆跟踪。
R
S
R
T
微分路由在单PCB
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
鉴别路由到一个PCI Express连接器
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
维度或价值
0.5最大
最大0.2
最大0.2
33
49.9
维度或价值
2分钟至最多16
1.8分至14.4最大
维度或价值
0.25 14最大
0.225分，以12.6最高
单位
寸
寸
寸
欧姆
欧姆
单位
寸
寸
单位
寸
寸
PCI - Express的设备路由
L1
R
S
L1’
R
S
L2
L2’
R
T
L3’
R
T
L3
L4
L4’
ICS557-06
产量
时钟
PCI- Express的
加载或
连接器
典型的PCI-Express （ HCSL ）
波形
700毫伏
0
t
OR
0.52 V
0.175 V
500 PS
500 PS
t
OF
0.52 V
0.175 V
MDS 557-06
在TE碎电路系统
●
5
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版010306
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
QQ：2880707522 复制
