ICS557-03
PCI -E
XPRESS
C
LOCK
S
环境允许
描述
该ICS557-03是扩频时钟发生器
支持PCI - Express和以太网的需求。
该装置是用于个人计算机或嵌入式系统
基本上减少电磁干扰
（EMI）。该器件提供两个差分（ HCSL ）
扩频输出。此装置被配置销
选择传播和时钟选择。使用ICS “
专利的锁相环（PLL）技术，该
器件采用25 MHz晶振输入，产生两个
对差分输出（ HCSL ），在25兆赫， 100
兆赫， 125兆赫和200兆赫的时钟频率。这也
提供了± 0.25 ％ ， -0.5 ％ ， -0.75 ％，价差的选择，
并没有蔓延。
特点
封装采用16引脚TSSOP
可在Pb（铅）免费包装
支持LVDS输出电平
3.3 V工作电压
25 MHz的输入频率
输出（ HCSL ， 0.7 V电流模式差分对）
抖动为100ps （峰 - 峰）
±0.25 ％ ， -0.5 ％ ， -0.75 ％ ，且无蔓延扩散。
工业和商业温度范围
框图
VDD
2
SS1:SS0
S1:S0
2
CLK0
控制
逻辑
锁相环
CLK1
CLK1
CLK0
2
X1/ICLK
25 MHZ
晶振或时钟X2
可选的调谐水晶
电容器
时钟
缓冲器/
水晶
振荡器
2
GND
OE
RR（ IREF ）
MDS 557-03 ê
I N T E GRAて维C我R C U I吨S y时S T ê米每秒
●
1
525赛STRE等，圣乔本身， CA 9 5126
●
修订版061005
TE L（ 40 8 ） 2 97-12 01
●
W W瓦特I C ST 。 C 0米
ICS557-03
PCI -E
XPRESS
C
LOCK
S
环境允许
引脚分配
S0
S1
SS0
X1/ICLK
X2
OE
GNDXD
SS1
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VDDXD
CLK0
CLK0
GNDODA
VDDODA
CLK1
CLK1
IREF
输出选择表1 （兆赫）
S1
0
0
1
1
S0
0
1
0
1
CLK （1 ：0）， CLK （1 ：0）
25M
100M
125M
200M
传播选型表2
SS1
0
0
1
1
SS0
0
1
0
1
流传％
中心±0.25
下跌-0.5
下跌-0.75
没有传播
16引脚（ 173 mil）的TSSOP
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
针
名字
S0
S1
SS0
X1/ICLK
X2
OE
GNDXD
SS1
IREF
CLK1
CLK1
VDDODA
GNDODA
CLK0
CLK0
VDDXD
针
TYPE
输入
输入
输入
输入
输入
动力
输入
引脚说明
选择引脚0参照表1 。内部上拉电阻。
选择引脚1见表1。内部上拉电阻。
传播选择引脚0见表2。内部上拉电阻。
晶振或时钟输入。连接到一个25 MHz晶体或单端时钟。
输出使能三态输出，设备不会关机。国内
上拉电阻。
连接到地面。
传播选择引脚1见表2。内部上拉电阻。
输出晶体连接。悬空的时钟输入。
输出精密电阻连接到该引脚连接到内部电流
参考。
HCSL输出恭维时钟输出。
HCSL输出时钟输出。
动力
动力
连接到电源电压+ 3.3V的输出驱动电路和模拟电路
连接到地面。
HCSL输出恭维时钟输出。
HCSL输出时钟输出。
动力
连接到电源电压+ 3.3V为晶体振荡器和数字电路。
MDS 557-03 ê
在TE碎电路系统
●
2
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版061005
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-03
PCI -E
XPRESS
C
LOCK
S
环境允许
应用信息
外部元件
外部元件数量最少的
要求正确操作。
输出结构
IREF
= 2.3毫安
6*IREF
去耦电容
0.01去耦电容
F
应连接
每个VDD引脚和地平面，尽量靠近之间
VDD引脚越好。不要共用接地过孔
组件之间。从电源供电干线
通过电容器垫，然后进入ICS的销。
水晶
可将25 MHz基本模式并行谐振晶体
应该被使用。该晶体必须少于300
ppm的整个温度误差，为了使
ICS557-03 ，以满足PCI Express规范。
R
R
475
见输出端接
部分 - 页面3 5
水晶电容器
水晶电容由引脚X1连接
地面和X2到地，以优化的精度
的输出频率。
C
L
=以pF晶体的负载电容
水晶电容（PF ） = （C
L
- 8) * 2
例如，对于具有16 pF负载帽的晶体各自
外部晶振帽将是16 pF的。 （ 16-8 ） * 2 = 16 。
一般的PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1.每个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。
2.无孔应脱钩之间使用
电容和VDD引脚。
3， PCB走线连接到VDD引脚应尽可能地短
如可能，应在PCB走线到地面通过。
铁氧体磁珠和去耦批量从距离
该装置是不太关键的。
4.最佳布局是一所具有的所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层（任何铁氧体磁珠和去耦大容量
电容器可以安装在背面） 。其他信号
走线应远离ICS557-03.This
包括信号迹线正下方的设备，或上
相邻使用的地线平面层的层
装置。
电流源（ IREF）参考电阻 - R的
R
如果目标板走线阻抗（ Z）为50Ω ，则R
R
=
475Ω （1 ％），所以2.32毫安提供IREF 。输出
电流（I
OH
）等于6 * IREF 。
输出终端
的的的PCI-Express差分时钟输出
ICS557-03是开源驱动程序和需要
外部串联电阻和一个电阻接地。这些
电阻值及其允许的位置显示
中详细
PCI - Express的布局指南
部分。
该ICS557-03也可以为LVDS的配置
兼容的电压电平。见
LVDS兼容
布局指南
部分。
MDS 557-03 ê
在TE碎电路系统
●
3
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版061005
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-03
PCI -E
XPRESS
C
LOCK
S
环境允许
PCI - Express的布局指南
差分路由共同建议
L1的长度，路线作为非耦合50欧姆跟踪。
L2的长度，路线作为非耦合50欧姆跟踪。
L3的长度，路线作为非耦合50欧姆跟踪。
R
S
R
T
微分路由在单PCB
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
鉴别路由到一个PCI Express连接器
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
维度或价值
0.5最大
最大0.2
最大0.2
33
49.9
维度或价值
2分钟至最多16
1.8分至14.4最大
维度或价值
0.25 14最大
0.225分，以12.6最高
单位
寸
寸
寸
欧姆
欧姆
单位
寸
寸
单位
寸
寸
PCI - Express的设备路由
L1
R
S
L1’
R
S
L2
L2’
R
T
L3’
R
T
L3
L4
L4’
ICS557-03
产量
时钟
PCI- Express的
加载或
连接器
典型的PCI-Express （ HCSL ）
波形
700毫伏
0
t
OR
0.52 V
0.175 V
500 PS
500 PS
t
OF
0.52 V
0.175 V
MDS 557-03 ê
在TE碎电路系统
●
4
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版061005
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS557-03
PCI -E
XPRESS
C
LOCK
S
环境允许
LVDS兼容布局指南
建议LVDS差分路由
L1的长度，路线作为非耦合50欧姆跟踪。
L2的长度，路线作为非耦合50欧姆跟踪。
R
P
R
Q
R
T
L3的长度，路线为耦合50欧姆差分走线。
L3的长度，路线为耦合50欧姆差分走线。
维度或价值
0.5最大
最大0.2
100
100
150
单位
寸
寸
欧姆
欧姆
欧姆
LVDS器件路由
L1
R
Q
L1’
L3
L3’
R
P
R
T
ICS557-03
时钟
产量
L2’
L2
R
T
LVDS
设备
负载
典型LVDS波形
1325毫伏
1000毫伏
t
OR
500 PS
500 PS
t
OF
1250毫伏
1150毫伏
1250毫伏
1150毫伏
MDS 557-03 ê
在TE碎电路系统
●
5
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版061005
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
数据表
PCI - Express时钟源
描述
该ICS557-03是扩频时钟发生器
支持PCI - Express和以太网的需求。该
装置用于个人计算机或嵌入式系统基本上
减少电磁干扰（EMI） 。该装置
提供两个差分（ HCSL ）扩频输出。
传播的类型和数量可通过引脚选择配置。
采用IDT专利的锁相环（ PLL ）
技术，设备需要一个25 MHz晶振输入
产生两对差分输出，在25兆赫， 100
兆赫， 125 MHz或200 MHz的时钟频率为HCSL ，
和25 MHz或100 MHz的LVDS的。
ICS557-03
特点
封装采用16引脚TSSOP
提供符合RoHS 5 （绿色）或RoHS 6 （绿色和铅
免费）标准包装
支持HCSL或LVDS输出电平
3.3 V工作电压
25 MHz的输入频率
抖动80ps的（峰 - 峰）
扩频功能
工业和商业温度范围
框图
VDD
2
SS1:SS0
S1:S0
2
CLK0
控制
逻辑
锁相环
CLK1
CLK1
CLK0
2
X1/ICLK
25 MHZ
晶振或时钟X2
可选的调谐水晶
电容器
时钟
缓冲器/
水晶
振荡器
2
GND
OE
RR（ IREF ）
IDT / ICS
PCI - Express时钟源
1
ICS557-03
REV 102907
ICS557-03
PCI - Express时钟源
PCIE SSCG
引脚分配
S0
S1
SS0
X1/ICLK
X2
OE
GNDXD
SS1
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
VDDXD
CLK0
CLK0
GNDODA
VDDODA
CLK1
CLK1
IREF
输出选择表1 （兆赫）
S1
0
0
1
1
S0
0
1
0
1
CLK （1 ：0）， CLK （1 ：0）
25M
100M
125M
200M
传播选型表2
SS1
0
0
1
1
SS0
0
1
0
1
流传％
没有传播
下跌-0.5
下跌-0.75
没有传播
16引脚（ 173 mil）的TSSOP
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
针
名字
S0
S1
SS0
X1/ICLK
X2
OE
GNDXD
SS1
IREF
CLK1
CLK1
VDDODA
GNDODA
CLK0
CLK0
VDDXD
针
TYPE
输入
输入
输入
输入
输入
动力
输入
引脚说明
选择引脚0参照表1 。内部上拉电阻。
选择引脚1见表1。内部上拉电阻。
传播选择引脚0见表2。内部上拉电阻。
晶振或时钟输入。连接到一个25 MHz晶体或单端时钟。
输出使能。三态输出，设备不会关机。国内
上拉电阻。
连接到地面。
传播选择引脚1见表2。内部上拉电阻。
输出晶体连接。悬空的时钟输入。
输出精密电阻连接到该引脚连接到内部电流
参考。
输出HCSL免费时钟输出1 。
HCSL输出真正的时钟输出1 。
动力
动力
连接到电源电压+ 3.3V的输出驱动电路和模拟电路
连接到地面。
输出HCSL免费时钟输出0 。
HCSL输出真正的时钟输出0 。
动力
连接到电源电压+ 3.3V为晶体振荡器和数字电路。
IDT / ICS
PCI - Express时钟源
2
ICS557-03
REV 102907
ICS557-03
PCI - Express时钟源
PCIE SSCG
应用信息
外部元件
所需的外部元件数量最少
正确的操作。
输出结构
IREF
= 2.3毫安
6*IREF
去耦电容
0.01去耦电容
F
应连接
每个VDD引脚和地平面，尽量靠近之间
VDD引脚越好。不要共用的接地过孔
组件。从通过电源供电干线
电容焊盘，然后到ICS引脚。
水晶
可将25 MHz基本模式并行谐振晶体
应该被使用。该晶体必须低于300ppm
整个温度误差，为了使ICS557-03到的
满足的PCI Express规范。
R
R
475
见输出端接
部分 - 页面3 5
水晶电容器
液晶电容由引脚X1连接到地
和X2接地，以优化输出的精度
频率。
C
L
=以pF晶体的负载电容
水晶电容（PF ） = （C
L
- 8) * 2
例如，对于具有16 pF负载帽的晶体各自
外部晶振帽将是16 pF的。 （ 16-8 ） * 2 = 16 。
电流源（ IREF）参考电阻 - R的
R
如果目标板走线阻抗（ Z）为50Ω则R
R
= 475
,
（1 ％），所以2.32毫安提供IREF 。的输出电流（I
OH
）是
等于6 * IREF 。
输出终端
该ICS557-03的PCI - Express的差分时钟输出
是开源驱动，需要一个外部系列
电阻器和电阻器接地。这些电阻值和
他们允许的位置如图中详细
PCI - Express的布局指南
部分。
该ICS557-03也可为兼容LVDS配置
电压电平。见
LVDS兼容布局
方针
部分。
一般的PCB布局建议
为确保最佳的设备性能和最低的输出相位
噪音，遵循以下原则应得到遵守。
1.每个0.01μF去耦电容应安装在
电路板的元件侧尽可能靠近VDD引脚
可能。
2.无孔应去耦电容的使用
和VDD引脚。
3， PCB走线连接到VDD引脚应尽可能的短
可能的话，也应在PCB走线通过地面。
铁氧体磁珠和去耦大容量的的距离
设备是不太关键的。
4.最佳布局是一所具有的所有组件
电路板的同一侧，通过其他信号通路减少
层（任何铁氧体磁珠和去耦大容量电容可
被安装在背面） 。其它信号走线应
远离， ICS557-03.This包括信号线
只是在器件下方，或在邻近的层
设备所使用的接地平面层。
IDT / ICS
PCI - Express时钟源
3
ICS557-03
REV 102907
ICS557-03
PCI - Express时钟源
PCIE SSCG
PCI - Express的布局指南
差分路由共同建议
L1的长度，路线作为非耦合50欧姆跟踪。
L2的长度，路线作为非耦合50欧姆跟踪。
L3的长度，路线作为非耦合50欧姆跟踪。
R
S
R
T
微分路由在单PCB
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
鉴别路由到一个PCI Express连接器
L4的长度，路线为耦合
微带
100欧姆差分走线。
L4的长度，路线为耦合
带状线
100欧姆差分走线。
维度或价值
0.5最大
最大0.2
最大0.2
33
49.9
维度或价值
2分钟至最多16
1.8分至14.4最大
维度或价值
0.25 14最大
0.225分，以12.6最高
单位
寸
寸
寸
欧姆
欧姆
单位
寸
寸
单位
寸
寸
PCI - Express的设备路由
L1
R
S
L1’
R
S
L2
L2’
R
T
L3’
R
T
L3
L4
L4’
ICS557-03
产量
时钟
PCI- Express的
加载或
连接器
典型的PCI-Express （ HCSL ）波形
700毫伏
0
t
OR
500 PS
500 PS
t
OF
0.525 V
0.175 V
0.525 V
0.175 V
IDT / ICS
PCI - Express时钟源
4
ICS557-03
REV 102907
QQ：2881677436 复制
