ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
引脚分配
R5
R6
四2
S0
S1
VDD
P·E C L IN
P·E C L IN
GND
ECLK2
F0
F1
F2
F3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
R4
R3
R2
R1
R0
VDD
LK1
LK2
GND
PDTS
F B IN
F6
F5
F4
输出频率范围表
S1 S0
0
0
1
1
0
1
0
1
输出频率（ MHz）的
广告
10 - 50
5 - 40
4 - 10
20 -160
产业
16 - 45
8 - 33
4-8
32 - 140
CLK2手术床
OECLK2
0
1
1
DIV2
X
0
1
CLK2
Z
SYNC
CLK1/2
28引脚150密耳体SSOP
引脚说明
针
数
1,2, 24-28
3
4, 5
6, 23
7
8
9, 20
10
11-17
18
19
21
22
针
名字
R5, R6,
R0-R4
DIV2
S0, S1
VDD
PECLIN
PECLIN
GND
OECLK2
F0-F6
FBIN
PDTS
CLK2
CLK1
针
TYPE
输入
输入
输入
动力
输入
输入
动力
输入
输入
输入
输入
产量
产量
引脚说明
参考分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉。
选择CLK2的函数，以输出一个同步信号或基于除以2 CLK1的
在桌子上方。内部上拉。
选择引脚输出分频器由用户确定。请参见上表。国内
拉。
连接至+3.3 V.
真正的PECL输入时钟。
互补PECL输入时钟。
连接到接地
CLK2输出使能。 CLK2三态时低。内部上拉。
反馈分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉
反馈时钟输入
断电。低电平有效。关闭时低，这两个时钟输出整个芯片
三态的。内部上拉。
输出时钟2.可同步脉冲或低偏移除以2 CLK1的。
输出时钟1 。
MDS 527-02 F
集成电路系统公司
●
2
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
外部元件
去耦电容
对于任何高性能的混合信号IC，该
ICS527-02必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。该
电容器必须连接靠近器件到
尽量减少引线电感。
P·E C L IN
P·E C L IN
LK1
LK2
P h的发E是
在一个TE D E T E R M
LK 1个F eedback
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
P·E C L IN
P·E C L IN
LK1
LK2
LK 2反馈
使用ICS527-02时钟切片机
首先使用DIV2选择CLK2的功能
输出。如果DIV2高，除以2 ，低偏移的版本
CLK1的存在于CLK2 。如果DIV2低，一个SYNC
脉冲在CLK2生成。同步脉冲变
高同步地PECLIN的上升沿
和CLK1被解偏斜。该同步功能
工作在CLK1频率高达66 MHz的。如果没有
CLK1 / 2或同步脉冲是必需的，那么CLK2
应当通过连接OECLK2到地面被禁用。
这也给CLK1上最低的抖动。
接下来，反馈方式应选择。如果CLK2
被用作一个SYNC脉冲，或者是三态的，则
CLK1必须连接到FBIN 。如果CLK2选择
为CLK1 / 2（ DIV2 = 1， OECLK2 = 1 ），那么无论是CLK1的
或CLK2，必须连接到FBIN 。选择
CLK1或CLK2之间由下示
其中该设备已被配置为例子
生成CLK1即上PECLIN的频率的两倍。
使用CLK1反馈总是会导致
PECLIN与CLK1之间同步上升沿
如果CLK1作为反馈。 CLK2可以降
边缘较PECLIN 。因此，无论
可能，建议使用CLK2反馈，
这将同步所有3的上升沿
时钟。
更复杂的反馈方案，可以使用
如结合多个输出缓冲器的
反馈路径。一个例子是，在后面给出
数据表。该ICS527-02的基本属性
是它对准的PECLIN和FBIN上升沿在
比所定的参考和反馈决定
分频器。
设定基于所述输出频率S1和S0 （第2页） 。
最后，除法器的设置应选择。这是
在以下部分中描述。
确定ICS527-02分频器设置
用户可以完全控制在设定所需的输出
在第2页的上表中所示的范围内的时钟
用户应连接分选输入引脚
直接接地（或VDD ，尽管这不是必需的
由于内部上拉电阻）印制电路中的
电路板布局，使ICS527-02自动生成
MDS 527-02 F
集成电路系统公司
●
3
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
安装在船上的时候正确的时钟。它也是
可能连接的输入，并行I / O端口中
为了切换频率。
该ICS527-02的输出可以通过确定
下面这个简单的公式：
-
FB频率
=输入频率
×
-----------------------
FDW + 2
RDW + 2
S0和S1应取决于被选择
频率CLK1的。 2页的表格给出了
范围。
分频器表示为整数。例如，如果
上CLK1 50MHz的输出由一个40MHz的所需
输入时，参考分频器字（ RDW ）应为2
和反馈分频器字（ FDW ）应该是3
这使所需的5/4相乘。如果有多个
是隔断的可供选择，那么最低
号码应该被使用。在本实施例中，输出
隔膜（OD值）应该被选择为2。然后R 6 ： R 0是
0000010 ， F6： F0为0000011和S1 ： S0为00.另外，这个
示例假设CLK1被连接到FBIN 。
如果您需要帮助确定最佳分
设置，请发送电子邮件至
mk-support@icst.com与所需的输入时钟和
所期望的输出频率。
其中：
参考分频器字（ RDW ） = 0 127
反馈分频器字（ FDW ） = 0 127
FB的频率是相同的或者CLK1或
CLK2根据反馈连接
此外，下面的操作范围应当
观察：
输入频率
-
300kHz
＆ LT ;
------------------------------------------
＆ LT ;
20兆赫
RDW + 2
典型的例子
下面的布局图会产生如右图所示的波形。
VDD
R5
R6
DIV2
S0
0.01F
R4
R3
R2
R1
R0
VDD
CLK1
CLK2
33
33
0.01F
S1
VDD
40 MHZ
PECLIN
40 MHZ
40 MHZ
PECLIN
PECLIN
GND
OECLK2
F0
F1
F2
F3
50兆赫
SYNC
PECLIN
50兆赫
CLK1
SYNC
CLK2
GND
PDTS
FBIN
F6
F5
F4
注：串联端接电阻器位于反馈跟踪之前
MDS 527-02 F
集成电路系统公司
●
4
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
多路输出示例
在这个例子中， 125兆赫的输入时钟被使用。需要8份的50兆赫的八份
25兆赫，抗扭斜对准到125 MHz的输入时钟。下面的解决方案使用
MK74CB217具有双1至8缓冲器的低引脚到引脚歪斜。
VDD
R5
R6
DIV2
S0
0.01F
R4
R3
R2
R1
R0
ICS527-02
0.01F
INA
QA0
QA1
QA2
VDD
VDD
50M
25M
0.01F
MK74CB217
INB
QB0
QB1
QB2
VDD
VDD
0.01F
S1
VDD
VDD
CLK1
CLK2
GND
PDTS
FBIN
F6
F5
F4
125兆赫
125兆赫
PECLIN
PECLIN
GND
OECLK2
F0
F1
F2
F3
QA3
QA4
GND
GND
QA5
QA6
QA7
OEA
QB3
QB4
GND
GND
QB5
QB6
QB7
OEB
上面的布局设计产生如下所示的波形。注：系列终端电阻未示出。
125 M·H Z，
PEC林
25 M·H Z，
Q A0-7
50 M·H Z，
Q B0-7
P EC LIN不是表演n
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通过的，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2 ）为了减少EMI的33Ω串联端接电阻，
如果需要的话，应放置在靠近给时钟输出。
3）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS527-02 。这包括信号线
只是在器件下方，或在邻近的层
设备所使用的接地平面层。
MDS 527-02 F
集成电路系统公司
●
5
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
引脚分配
R5
R6
四2
S0
S1
VDD
P·E C L IN
P·E C L IN
GND
ECLK2
F0
F1
F2
F3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
R4
R3
R2
R1
R0
VDD
LK1
LK2
GND
PDTS
F B IN
F6
F5
F4
输出频率范围表
S1 S0
0
0
1
1
0
1
0
1
输出频率（ MHz）的
广告
10 - 50
5 - 40
4 - 10
20 -160
产业
16 - 45
8 - 33
4-8
32 - 140
CLK2手术床
OECLK2
0
1
1
DIV2
X
0
1
CLK2
Z
SYNC
CLK1/2
28引脚150密耳体SSOP
引脚说明
针
数
1,2, 24-28
3
4, 5
6, 23
7
8
9, 20
10
11-17
18
19
21
22
针
名字
R5, R6,
R0-R4
DIV2
S0, S1
VDD
PECLIN
PECLIN
GND
OECLK2
F0-F6
FBIN
PDTS
CLK2
CLK1
针
TYPE
输入
输入
输入
动力
输入
输入
动力
输入
输入
输入
输入
产量
产量
引脚说明
参考分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉。
选择CLK2的函数，以输出一个同步信号或基于除以2 CLK1的
在桌子上方。内部上拉。
选择引脚输出分频器由用户确定。请参见上表。国内
拉。
连接至+3.3 V.
真正的PECL输入时钟。
互补PECL输入时钟。
连接到接地
CLK2输出使能。 CLK2三态时低。内部上拉。
反馈分频器字输入引脚由用户决定。形成的二进制数
从0到127的内部上拉
反馈时钟输入
断电。低电平有效。关闭时低，这两个时钟输出整个芯片
三态的。内部上拉。
输出时钟2.可同步脉冲或低偏移除以2 CLK1的。
输出时钟1 。
MDS 527-02 F
集成电路系统公司
●
2
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
外部元件
去耦电容
对于任何高性能的混合信号IC，该
ICS527-02必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。该
电容器必须连接靠近器件到
尽量减少引线电感。
P·E C L IN
P·E C L IN
LK1
LK2
P h的发E是
在一个TE D E T E R M
LK 1个F eedback
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
P·E C L IN
P·E C L IN
LK1
LK2
LK 2反馈
使用ICS527-02时钟切片机
首先使用DIV2选择CLK2的功能
输出。如果DIV2高，除以2 ，低偏移的版本
CLK1的存在于CLK2 。如果DIV2低，一个SYNC
脉冲在CLK2生成。同步脉冲变
高同步地PECLIN的上升沿
和CLK1被解偏斜。该同步功能
工作在CLK1频率高达66 MHz的。如果没有
CLK1 / 2或同步脉冲是必需的，那么CLK2
应当通过连接OECLK2到地面被禁用。
这也给CLK1上最低的抖动。
接下来，反馈方式应选择。如果CLK2
被用作一个SYNC脉冲，或者是三态的，则
CLK1必须连接到FBIN 。如果CLK2选择
为CLK1 / 2（ DIV2 = 1， OECLK2 = 1 ），那么无论是CLK1的
或CLK2，必须连接到FBIN 。选择
CLK1或CLK2之间由下示
其中该设备已被配置为例子
生成CLK1即上PECLIN的频率的两倍。
使用CLK1反馈总是会导致
PECLIN与CLK1之间同步上升沿
如果CLK1作为反馈。 CLK2可以降
边缘较PECLIN 。因此，无论
可能，建议使用CLK2反馈，
这将同步所有3的上升沿
时钟。
更复杂的反馈方案，可以使用
如结合多个输出缓冲器的
反馈路径。一个例子是，在后面给出
数据表。该ICS527-02的基本属性
是它对准的PECLIN和FBIN上升沿在
比所定的参考和反馈决定
分频器。
设定基于所述输出频率S1和S0 （第2页） 。
最后，除法器的设置应选择。这是
在以下部分中描述。
确定ICS527-02分频器设置
用户可以完全控制在设定所需的输出
在第2页的上表中所示的范围内的时钟
用户应连接分选输入引脚
直接接地（或VDD ，尽管这不是必需的
由于内部上拉电阻）印制电路中的
电路板布局，使ICS527-02自动生成
MDS 527-02 F
集成电路系统公司
●
3
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
安装在船上的时候正确的时钟。它也是
可能连接的输入，并行I / O端口中
为了切换频率。
该ICS527-02的输出可以通过确定
下面这个简单的公式：
-
FB频率
=输入频率
×
-----------------------
FDW + 2
RDW + 2
S0和S1应取决于被选择
频率CLK1的。 2页的表格给出了
范围。
分频器表示为整数。例如，如果
上CLK1 50MHz的输出由一个40MHz的所需
输入时，参考分频器字（ RDW ）应为2
和反馈分频器字（ FDW ）应该是3
这使所需的5/4相乘。如果有多个
是隔断的可供选择，那么最低
号码应该被使用。在本实施例中，输出
隔膜（OD值）应该被选择为2。然后R 6 ： R 0是
0000010 ， F6： F0为0000011和S1 ： S0为00.另外，这个
示例假设CLK1被连接到FBIN 。
如果您需要帮助确定最佳分
设置，请发送电子邮件至
mk-support@icst.com与所需的输入时钟和
所期望的输出频率。
其中：
参考分频器字（ RDW ） = 0 127
反馈分频器字（ FDW ） = 0 127
FB的频率是相同的或者CLK1或
CLK2根据反馈连接
此外，下面的操作范围应当
观察：
输入频率
-
300kHz
＆ LT ;
------------------------------------------
＆ LT ;
20兆赫
RDW + 2
典型的例子
下面的布局图会产生如右图所示的波形。
VDD
R5
R6
DIV2
S0
0.01F
R4
R3
R2
R1
R0
VDD
CLK1
CLK2
33
33
0.01F
S1
VDD
40 MHZ
PECLIN
40 MHZ
40 MHZ
PECLIN
PECLIN
GND
OECLK2
F0
F1
F2
F3
50兆赫
SYNC
PECLIN
50兆赫
CLK1
SYNC
CLK2
GND
PDTS
FBIN
F6
F5
F4
注：串联端接电阻器位于反馈跟踪之前
MDS 527-02 F
集成电路系统公司
●
4
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
多路输出示例
在这个例子中， 125兆赫的输入时钟被使用。需要8份的50兆赫的八份
25兆赫，抗扭斜对准到125 MHz的输入时钟。下面的解决方案使用
MK74CB217具有双1至8缓冲器的低引脚到引脚歪斜。
VDD
R5
R6
DIV2
S0
0.01F
R4
R3
R2
R1
R0
ICS527-02
0.01F
INA
QA0
QA1
QA2
VDD
VDD
50M
25M
0.01F
MK74CB217
INB
QB0
QB1
QB2
VDD
VDD
0.01F
S1
VDD
VDD
CLK1
CLK2
GND
PDTS
FBIN
F6
F5
F4
125兆赫
125兆赫
PECLIN
PECLIN
GND
OECLK2
F0
F1
F2
F3
QA3
QA4
GND
GND
QA5
QA6
QA7
OEA
QB3
QB4
GND
GND
QB5
QB6
QB7
OEB
上面的布局设计产生如下所示的波形。注：系列终端电阻未示出。
125 M·H Z，
PEC林
25 M·H Z，
Q A0-7
50 M·H Z，
Q B0-7
P EC LIN不是表演n
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通过的，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2 ）为了减少EMI的33Ω串联端接电阻，
如果需要的话，应放置在靠近给时钟输出。
3）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS527-02 。这包括信号线
只是在器件下方，或在邻近的层
设备所使用的接地平面层。
MDS 527-02 F
集成电路系统公司
●
5
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
●
www.icst.com
QQ：2880707522 复制
