初步信息
ICS348-22
四PLL现场可编程VersaClock合成
描述
该ICS348-22现场可编程时钟合成器
产生高达9高品质，高频率的时钟
输出，包括从一个低倍数的参考时钟
低频晶体或时钟输入。该ICS348-22有
四个独立的芯片上的PLL ，并设计成
取代晶体和晶体振荡器的最
电子系统。
使用ICS “ VersaClock软件配置的PLL
和输出， ICS348-22包含一次性
可编程（ OTP） ROM，使得现场
可编程性。编程功能包括： 8
可选择的配置寄存器，最多两组四
低偏移输出。
采用锁相环（PLL）的技术，该
设备从一个标准的基本模式下运行，
廉价晶振或时钟。它可以取代多个
晶体和振荡器，从而节省了电路板空间和成本。
TM
特点
封装为20引脚SSOP （ QSOP ）
八寻址寄存器
代替多个晶体和振荡器
输出频率高达189 MHz的3.3 V
25 MHz的输入频率的晶振
多达九个输出参考
最多两组四低偏移输出
3.3 V的工作电压
先进的低功耗CMOS工艺
可在Pb（铅）免费包装
框图
VDD
3
OTP
只读存储器
与PLL
值
PLL1
3
CLK1
CLK2
S2:S0
PLL2
PLL3
25 MHZ
晶振输入
X1
水晶
振荡器
X2
外部电容
与晶体输入所需。
GND
2
PLL4
DIVIDE
逻辑
和
产量
启用
控制
CLK3
CLK4
CLK5
CLK6
CLK7
CLK8
CLK9
PDTS
MDS 348-22一
集成电路系统公司
●
1
525马街，圣何塞，加利福尼亚95126
●
修订版120704
电话：（ 408 ） 297-1201
●
www.icst.com
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ICS348-22
四PLL现场可编程VersaClock合成
引脚分配
X1
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
X2
VDD
PDTS
S2
VDD
GND
CLK5
CLK6
CLK7
CLK8
20引脚（ 150 mil）的SSOP （ QSOP ）
输出配置表
S2 S1 S0
输出
0 0 0 = CLK1 CLK2 = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = 187兆赫， CLK8 = 189兆赫， CLK9 = 127 MHz的
0
0
0
1
1
1
1
0
1
1
0
0
1
1
1 CLK1 CLK2 = = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = 187兆赫， CLK8 = 189兆赫， CLK9 = 127 MHz的
0 = CLK1 CLK2 = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = 187兆赫， CLK8 = 189兆赫， CLK9 = 127 MHz的
1 CLK1 CLK2 = = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = 187兆赫， CLK8 = 189兆赫， CLK9 = 127 MHz的
0 = CLK1 CLK2 = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = 187兆赫， CLK8 = 189兆赫， CLK9 = 127 MHz的
1 CLK1 CLK2 = = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = 187兆赫， CLK8 = 189兆赫， CLK9 = 127 MHz的
0 = CLK1 CLK2 = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = 187兆赫， CLK8 = 189兆赫， CLK9 = 127 MHz的
1 CLK1 CLK2 = = CLK3 = CLK4 = CLK5 = 127兆赫， CLK6 = CLK7 = OFF ， CLK8 = 189兆赫， CLK9 = 127 MHz的
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引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
X1
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
CLK8
CLK7
CLK6
CLK5
GND
VDD
S2
PDTS
VDD
X2
针
TYPE
XI
输入
输入
产量
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
动力
动力
输入
输入
动力
XO
引脚说明
晶振输入。该引脚连接到一个25 MHz的晶振。
选择引脚0内部上拉电阻。
选择引脚1内部上拉电阻。
127 MHz的输出时钟。内部弱上拉下来的时候三态。
连接至+3.3 V.
连接到地面。
127 MHz的输出时钟。内部弱上拉下来的时候三态。
127 MHz的输出时钟。内部弱上拉下来的时候三态。
127 MHz的输出时钟。内部弱上拉下来的时候三态。
127 MHz的输出时钟。内部弱上拉下来的时候三态。
189 MHz的输出时钟。内部弱上拉下来的时候三态。
187 MHz的输出时钟。内部弱上拉下来的时候三态。
187 MHz的输出时钟。内部弱上拉下来的时候三态。
127 MHz的输出时钟。内部弱上拉下来的时候三态。
连接到地面。
连接至+3.3 V.
选择引脚2.内部上拉电阻。
断电三态。关断整个芯片和三态时钟输出
当低。内部上拉电阻。
连接至+3.3 V.
晶振输出。该引脚连接到一个根本性的结晶。浮动的时钟输入。
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外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联终端
电阻，如果需要的话，应放在靠近时钟
输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层
去耦电容
对于任何高性能的混合信号IC，该
ICS348-22必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
ICS348配置能力
该ICS348-22的体系结构，用户可以
容易地在设备配置到一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS348-22还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
OutputFreq
REFFREQ
-------------------------------------
-
OutputDivide
----
-
M
N
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
=
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
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绝对最大额定值
上面讲下面列出的收视率可能会导致该ICS348-22永久性损坏。这些评价，
这对于ICS商业额定零件标准值，只是应力额定值。功能操作
该设备在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
结温
条件
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD+0.5
VDD+0.5
150
260
125
单位
V
V
V
°C
°C
°C
推荐工作条件
参数
工作环境温度
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
+3.15
典型值。
+3.3
马克斯。
+70
+3.45
4
单位
°C
V
ms
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