数据表
三重PLL现场可编程SS VersaClock合成
ICS345
描述
该ICS345现场可编程时钟合成器
生成多达九个高品质，高频率的时钟
输出，包括从多个参考时钟
低频晶体或时钟输入。它被设计成
取代晶体和晶体振荡器在大多数电子
系统。
采用IDT的VersaClock
TM
软件来配置PLL和
输出， ICS345包含一个一次性可编程
（ OTP） ROM，使得现场编程。程序设计
功能包括八个可选配置寄存器，同比增长
两组四低偏移输出，以及可选的传播
光谱输出。
采用锁相环（PLL）的技术，该设备
运行从一个标准的基本模式，廉价
晶振或时钟。它可以代替多个晶体和
振荡器，节省了电路板空间和成本。
该ICS345也是在工厂编程的可定制
版本大批量应用。
特点
封装为20引脚SSOP （ QSOP ）
扩频功能
八寻址寄存器
代替多个晶体和振荡器
输出频率高达200 MHz的3.3 V
5 27 MHz的输入频率的晶振
为2 50MHz的输入时钟频率
多达九个输出参考
最多两组四低偏移输出
3.3 V的工作电压
先进的低功耗CMOS工艺
对于一个输出时钟，使用ICS341 。对于两个输出
钟表，见ICS342 。三路输出时钟，看
ICS343 。以上三个输出，看ICS345或
ICS348.
可在Pb（铅）免费包装
框图
VDD
3
S 2:S 0
3
OTP
只读存储器
当变送器
P LL
V alues
与P LL1
S的pread
S pectrum
ivide
逻辑
和
本安输出
ê nable
ONTROL
LK 1
LK 2
LK 3
P LL2
LK 4
LK 5
LK 6
LK 7
LK 8
rystal或
时钟输入
X 1 / IC LK
rystal
scillator
X2
P LL3
LK 9
xternal电容
所需瓦特第i个晶体输入。
GND
2
PD TS
IDT / ICS
TRIPLE PLL现场可编程SS VERSACLOCK合成器1
ICS345
REV 110207
ICS345
三重PLL现场可编程SS VersaClock合成
EPROM时钟合成器
引脚分配
X1/ICLK
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
X2
VDD
PDTS
S2
VDD
GND
CLK5
CLK6
CLK7
CLK8
20引脚（ 150 mil）的SSOP （ QSOP ）
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
X1/ICLK
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
CLK8
CLK7
CLK6
CLK5
GND
VDD
S2
PDTS
VDD
X2
针
TYPE
XI
输入
输入
产量
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
动力
动力
输入
输入
动力
XO
引脚说明
晶振输入。该引脚连接到晶振或外部输入时钟。
选择引脚0内部上拉电阻。
选择引脚1内部上拉电阻。
输出时钟9.内部弱上拉下来的时候三态。
连接至+3.3 V.
连接到地面。
输出时钟1.内部弱上拉下来的时候三态。
输出时钟2.内部弱上拉下来的时候三态。
输出时钟3.内部弱上拉下来的时候三态。
输出时钟4.内部弱上拉下来的时候三态。
输出时钟8.内部弱上拉下来的时候三态。
输出时钟7.内部弱上拉下来的时候三态。
输出时钟6.内部弱上拉下来的时候三态。
输出时钟5.内部弱上拉下来的时候三态。
连接到地面。
连接至+3.3 V.
选择引脚2的内部上拉resisitor 。
掉电三态。关断整个芯片和三态时钟输出
当低。内部上拉resisitor 。
连接至+3.3 V.
晶振输出。该引脚连接到晶体。浮动的时钟输入。
IDT / ICS
TRIPLE PLL现场可编程SS VERSACLOCK合成器2
ICS345
REV 110207
ICS345
三重PLL现场可编程SS VersaClock合成
EPROM时钟合成器
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹（常用
使用的线路阻抗） ，放置一个33Ω的电阻串联
时钟线，尽量靠近时钟输出引脚成为可能。
时钟输出的额定阻抗是20Ω
.
它们应该被分开并远离其他痕迹。
3 ）为了减少EMI，在33Ω串联终端电阻（如果
需要的话）应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他信号通路减少
层。
去耦电容
对于任何高性能的混合信号IC，该ICS345
必须从系统的电源噪声隔离，以执行
最佳状态。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
ICS345配置能力
该ICS345的结构允许用户容易地
将设备配置为一个宽范围的输出频率，
对于给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以被设置
M的范围内为1至2048且N = 1至1024 。
该ICS345还提供了单独的输出分频值，
从2到20 ，以允许两个输出时钟银行
支持广泛的，从同一不同的频率值
PLL 。
每个输出频率可以表示为：
OutputFreq
晶体负载电容
该器件晶振连接应包括垫
从X1的小电容到地，从X2到地面。
这些电容器用于调节的杂散电容
主板相匹配的要求名义上晶体负载
电容。由于负载电容只能是
在此修整过程中增加时，它保持是非常重要的
杂散电容为最小通过使用非常短的印刷电路板
痕迹（没有通孔）的晶体和器件之间。水晶
电容器必须从每一个引脚X1的连接和
X 2接地。
这些水晶瓶盖应等于的值（单位为pF ） （C
L
-6
pF的）* 2 。在这个方程，C
L
=在pF的晶体负载电容。
例如：对于具有16 pF负载电容的晶体，每
晶电容器将是20 pF的[（ 16-6 ） ×2 = 20] 。
=
REFFREQ
-------------------------------------
-
OutputDivide
M
----
-
N
IDT VersaClock软件
IDT应用多年的PLL优化经验为用户
接受用户的目标参考友好的软件
时钟和输出频率，并产生最低的抖动，
最低功耗的配置，只用按一个按钮。
用户并不需要有现有的PLL经验或
确定最佳VCO的频率来支持多个
输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并提供
一个容易理解的，条形码评级目标输出
频率。用户可以评估输出精度，
性能折衷的方案以秒为单位。
PCB布局建议
为确保最佳的设备性能和最低的输出相位
噪音，遵循以下原则应得到遵守。
1 ）每一个0.01μF去耦电容应安装在
电路板的元件侧尽可能靠近VDD引脚
可能。无孔应脱钩之间使用
电容和VDD引脚。 PCB走线连接到VDD引脚应
越短越好，因为要在PCB走线到
通过地面。
2）外部晶振应安装只是旁边
设备与短的走线。 X1和X2的痕迹不应该
接下来要路由到彼此以最小的空间，而不是
IDT / ICS
TRIPLE PLL现场可编程SS VERSACLOCK SYNTHESIZER 3
ICS345
REV 110207
ICS345
三重PLL现场可编程SS VersaClock合成
EPROM时钟合成器
扩频调制
该ICS345利用频率调制（ FM ）来分发
能量在一定范围的频率。通过调制
输出时钟频率，该装置有效地降低
在更广泛的频率范围内的能量;因此，
降低系统的电磁干扰（EMI） 。该
调制速率是从一个过渡的时间
最小频率到最大频率，然后返回
到最小。
扩频调制可作为应用无论是
“中心扩散”或“向下蔓延” 。在传播中心
调制，从目标频率的偏差等于
在正方向和负方向。有效
平均频率等于目标频率。在
应用中，时钟被驱动的部件与一个
最大额定频率，上下价差应适用。
在此情况下，最大频率，包括调制，
是在目标频率。有效的平均频率是
比目标频率以下。
该ICS345可以工作在市中心蔓延，向下
传播模式。对于中心的传播，频率可
之间的± 0.125％调制到± 2.0％。对于向下蔓延，
频率可之间-0.25 ％被调制到-4.0 ％。
这两个输出频率银行将利用相同的扩频
光谱百分比偏差和调制速率，如果一个
常见VCO频率可以被识别。
扩频调制速率
施加到扩展频谱调制频率
可发生在各种速率的输出时钟频率。为
需要的“下电路”的PLL驱动的应用程序，
零延迟缓冲器，以及附着于PCI标准，
扩频调制速率应设置为30-33
千赫。对于其他的应用，一个120千赫兹的调制方法是
可用。
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS345永久性损坏。这些评价，这是
对于IDT商业额定零件标准值，只是应力额定值。该器件在功能操作
以上这些在规范的业务部门所标明的任何其他条件不暗示。
暴露在绝对最大额定值条件下长时间会影响产品的可靠性。电动
参数都保证只在推荐的工作温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
结温
条件
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD+0.5
VDD+0.5
150
260
125
单位
V
V
V
°
C
°
C
°
C
IDT / ICS
TRIPLE PLL现场可编程SS VERSACLOCK合成器4
ICS345
REV 110207
ICS345
三重PLL现场可编程SS VersaClock合成
EPROM时钟合成器
推荐工作条件
参数
工作环境温度（ ICS345RP ）
工作环境温度（ ICS345RIP ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.15
典型值。
马克斯。
+70
+85
单位
°
C
°
C
V
ms
+3.3
+3.45
4
DC电气特性
除非另有说明，否则
VDD = 3.3V ± 5 ％ ，
环境温度-40 + 85°C
参数
工作电压
工作电源电流
输入高电压
符号
VDD
国际直拨电话
条件
视配置而定 -
见VersaClock
TM
估计
九33.3333 MHz的出局，
PDTS = 1 ，空载，注1
分钟。
3.15
典型值。
马克斯。
3.45
单位
V
mA
23
20
2
0.4
VDD-0.5
0.4
mA
A
V
V
V
V
V
VDD/2-1
V
V
V
0.4
V
mA
k
k
pF
输入高电压
输入低电压
输入高电压， PDTS
输入低电压， PDTS
输入高电压
输入低电压
输出高电压
（ CMOS高）
输出高电压
输出低电压
短路电流
额定输出
阻抗
内部上拉电阻
内部下拉
电阻器
输入电容
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OH
V
OL
I
OS
Z
O
R
PUS
R
PD
C
IN
PDTS = 0 ，空载，注1
S2:S0
S2:S0
ICLK
ICLK
I
OH
= -4毫安
I
OH
= -12毫安
I
OL
= 12毫安
VDD/2+1
VDD-0.4
2.4
±70
20
S2 ： S0 ， PDTS
CLK输出
输入
250
525
4
注1 ：例25 MHz晶振输入为33.3兆赫，空载和VDD = 3.3 V. 9输出
IDT / ICS
TRIPLE PLL现场可编程SS VERSACLOCK合成器5
ICS345
REV 110207
ICS345
三重PLL现场可编程SS VersaClock合成
描述
该ICS345现场可编程时钟合成器
生成多达九个高品质，高频率的时钟
输出，包括从多个参考时钟
低频晶体或时钟输入。它被设计成
取代晶体和晶体振荡器的最
电子系统。
使用ICS “
软件配置的PLL
和输出， ICS345包含一次性
可编程（ OTP） ROM，使得现场
可编程性。编程功能包括： 8
可选择的配置寄存器，最多两组四
低偏移输出，以及可选的扩频
输出。
采用锁相环（PLL）的技术，该
设备从一个标准的基本模式下运行，
廉价晶振或时钟。它可以取代多个
晶体和振荡器，从而节省了电路板空间和成本。
该ICS345也是在工厂可用的编程
定制版本的大批量应用。
VERSACLOCK
TM
特点
封装为20引脚SSOP （ QSOP ）
扩频功能
八寻址寄存器
代替多个晶体和振荡器
输出频率高达200 MHz的3.3 V
5 27 MHz的输入频率的晶振
为2 50MHz的输入时钟频率
多达九个输出参考
最多两组四低偏移输出
3.3 V的工作电压
先进的低功耗CMOS工艺
对于一个输出时钟，使用ICS341 。对于两个输出
钟表，见ICS342 。三个输出时钟，看
该ICS343 。以上三个输出，看
ICS345和ICS348 。
可在Pb（铅）免费包装
框图
VDD
3
S 2:S 0
3
OTP
只读存储器
当变送器
P LL
V alues
与P LL1
S的pread
S pectrum
ivide
逻辑
和
本安输出
ê nable
ONTROL
LK 1
LK 2
LK 3
P LL2
LK 4
LK 5
LK 6
LK 7
LK 8
rystal或
时钟输入
X 1 / IC LK
rystal
scillator
X2
P LL3
LK 9
xternal电容
所需瓦特第i个晶体输入。
GND
2
PD TS
MDS 345
集成电路系统公司
●
1
525马街，圣何塞，加利福尼亚95126
●
修订版090704
电话：（ 408 ） 297-1201
●
www.icst.com
ICS345
三重PLL现场可编程SS VersaClock合成
引脚分配
X1/ICLK
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
X2
VDD
PDTS
S2
VDD
GND
CLK5
CLK6
CLK7
CLK8
20引脚（ 150 mil）的SSOP （ QSOP ）
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
X1/ICLK
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
CLK8
CLK7
CLK6
CLK5
GND
VDD
S2
PDTS
VDD
X2
针
TYPE
XI
输入
输入
产量
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
动力
动力
输入
输入
动力
XO
引脚说明
晶振输入。该引脚连接到晶振或外部输入时钟。
选择引脚0内部上拉电阻。
选择引脚1内部上拉电阻。
输出时钟9.内部弱上拉下来的时候三态。
连接至+3.3 V.
连接到地面。
输出时钟1.内部弱上拉下来的时候三态。
输出时钟2.内部弱上拉下来的时候三态。
输出时钟3.内部弱上拉下来的时候三态。
输出时钟4.内部弱上拉下来的时候三态。
输出时钟8.内部弱上拉下来的时候三态。
输出时钟7.内部弱上拉下来的时候三态。
输出时钟6.内部弱上拉下来的时候三态。
输出时钟5.内部弱上拉下来的时候三态。
连接到地面。
连接至+3.3 V.
选择引脚2的内部上拉resisitor 。
掉电三态。关断整个芯片和三态时钟输出
当低。内部上拉resisitor 。
连接至+3.3 V.
晶振输出。该引脚连接到晶体。浮动的时钟输入。
MDS 345
集成电路系统公司
●
2
525马街，圣何塞，加利福尼亚95126
●
修订版090704
电话：（ 408 ） 297-1201
●
www.icst.com
ICS345
三重PLL现场可编程SS VersaClock合成
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。
ICS345配置能力
该ICS345的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS345还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
OutputFreq
REFFREQ
-------------------------------------
-
OutputDivide
----
-
M
N
去耦电容
对于任何高性能的混合信号IC，该
ICS345必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
=
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
扩频调制
该ICS345利用频率调制（FM ），以
分发能量在一定范围的频率。通过
调制的输出时钟频率，该装置
在更广泛的范围内有效地降低能源
MDS 345
集成电路系统公司
●
3
525马街，圣何塞，加利福尼亚95126
●
修订版090704
电话：（ 408 ） 297-1201
●
www.icst.com
ICS345
三重PLL现场可编程SS VersaClock合成
频率;因此，降低系统的电磁
干扰（EMI） 。调制率是从时间
从最小频率转换到最大
频率，然后返回到最小。
扩频调制可作为应用无论是
“中心扩散”或“向下蔓延” 。在传播中心
调制，从目标频率的偏差为
等于在正方向和负方向。该
有效平均频率等于目标
频率。在应用中，时钟驱动，其中一
组件，最大额定频率，下
传播应适用。在此情况下，最大
频率，包括调制，是目标
频率。有效平均频率小于
目标频率。
该ICS345可以工作在市中心蔓延，向下
传播模式。对于中心的传播，频率可
将+/-之间0.125％调制到+/- 2.0％。为
向下传播时，频率可以调制
之间的-0.25 ％到-4.0 ％ 。
这两个输出频率银行将利用相同的扩频
频谱百分比偏差和调制速率，
如果一个共同的VCO频率可以被识别。
扩频调制速率
扩频调制的频率施加到
可发生在各种输出时钟频率
率。对于需要的驱动程序
“下行线路”的PLL ，零延迟缓冲器，还是那些
附着的PCI标准，扩频
调制速率应设置为30-33千赫。对于其他
应用程序，一个120 kHz的调制选项可用。
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS345永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
结温
条件
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD+0.5
VDD+0.5
150
260
125
单位
V
V
V
°C
°C
°C
MDS 345
集成电路系统公司
●
4
525马街，圣何塞，加利福尼亚95126
●
修订版090704
电话：（ 408 ） 297-1201
●
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ICS345
三重PLL现场可编程SS VersaClock合成
推荐工作条件
参数
工作环境温度（ ICS345RP ）
工作环境温度（ ICS345RIP ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.15
典型值。
马克斯。
+70
+85
单位
°C
°C
V
ms
+3.3
+3.45
4
DC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
工作电压
符号
VDD
条件
视配置而定 -
见VersaClock
TM
估计
分钟。
3.15
典型值。
马克斯。
3.45
单位
V
mA
工作电源电流
输入高电压
国际直拨电话
九33.3333 MHz的出局，
PDTS = 1 ，空载，注1
PDTS = 0 ，空载，注1
S2:S0
S2:S0
VDD-0.5
2
23
20
0.4
0.4
mA
A
V
V
V
V
V
VDD/2-1
V
V
V
0.4
V
mA
k
k
pF
输入高电压
输入低电压
输入高电压， PDTS
输入低电压， PDTS
输入高电压
输入低电压
输出高电压
（ CMOS高）
输出高电压
输出低电压
短路电流
额定输出
阻抗
内部上拉电阻
内部下拉
电阻器
输入电容
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OH
V
OL
I
OS
Z
O
R
PUS
R
PD
C
IN
ICLK
ICLK
I
OH
= -4毫安
I
OH
= -12毫安
I
OL
= 12毫安
VDD/2+1
VDD-0.4
2.4
±70
20
S2 ： S0 ， PDTS
CLK输出
输入
250
525
4
注1 ：例25 MHz晶振输入为33.3兆赫，空载和VDD = 3.3 V. 9输出
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ICS345
三重PLL现场可编程SS VersaClock合成
描述
该ICS345现场可编程时钟合成器
生成多达九个高品质，高频率的时钟
输出，包括从多个参考时钟
低频晶体或时钟输入。它被设计成
取代晶体和晶体振荡器的最
电子系统。
使用ICS “
软件配置的PLL
和输出， ICS345包含一次性
可编程（ OTP） ROM，使得现场
可编程性。编程功能包括： 8
可选择的配置寄存器，最多两组四
低偏移输出，以及可选的扩频
输出。
采用锁相环（PLL）的技术，该
设备从一个标准的基本模式下运行，
廉价晶振或时钟。它可以取代多个
晶体和振荡器，从而节省了电路板空间和成本。
该ICS345也是在工厂可用的编程
定制版本的大批量应用。
VERSACLOCK
TM
特点
封装为20引脚SSOP （ QSOP ）
扩频功能
八寻址寄存器
代替多个晶体和振荡器
输出频率高达200 MHz的3.3 V
5 27 MHz的输入频率的晶振
为2 50MHz的输入时钟频率
多达九个输出参考
最多两组四低偏移输出
3.3 V的工作电压
先进的低功耗CMOS工艺
对于一个输出时钟，使用ICS341 。对于两个输出
钟表，见ICS342 。三个输出时钟，看
该ICS343 。以上三个输出，看
ICS345和ICS348 。
可在Pb（铅）免费包装
框图
VDD
3
S 2:S 0
3
OTP
只读存储器
当变送器
P LL
V alues
与P LL1
S的pread
S pectrum
ivide
逻辑
和
本安输出
ê nable
ONTROL
LK 1
LK 2
LK 3
P LL2
LK 4
LK 5
LK 6
LK 7
LK 8
rystal或
时钟输入
X 1 / IC LK
rystal
scillator
X2
P LL3
LK 9
xternal电容
所需瓦特第i个晶体输入。
GND
2
PD TS
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三重PLL现场可编程SS VersaClock合成
引脚分配
X1/ICLK
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
X2
VDD
PDTS
S2
VDD
GND
CLK5
CLK6
CLK7
CLK8
20引脚（ 150 mil）的SSOP （ QSOP ）
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
X1/ICLK
S0
S1
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
CLK8
CLK7
CLK6
CLK5
GND
VDD
S2
PDTS
VDD
X2
针
TYPE
XI
输入
输入
产量
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
动力
动力
输入
输入
动力
XO
引脚说明
晶振输入。该引脚连接到晶振或外部输入时钟。
选择引脚0内部上拉电阻。
选择引脚1内部上拉电阻。
输出时钟9.内部弱上拉下来的时候三态。
连接至+3.3 V.
连接到地面。
输出时钟1.内部弱上拉下来的时候三态。
输出时钟2.内部弱上拉下来的时候三态。
输出时钟3.内部弱上拉下来的时候三态。
输出时钟4.内部弱上拉下来的时候三态。
输出时钟8.内部弱上拉下来的时候三态。
输出时钟7.内部弱上拉下来的时候三态。
输出时钟6.内部弱上拉下来的时候三态。
输出时钟5.内部弱上拉下来的时候三态。
连接到地面。
连接至+3.3 V.
选择引脚2的内部上拉resisitor 。
掉电三态。关断整个芯片和三态时钟输出
当低。内部上拉resisitor 。
连接至+3.3 V.
晶振输出。该引脚连接到晶体。浮动的时钟输入。
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外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应放置在靠近给时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。
ICS345配置能力
该ICS345的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS345还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
OutputFreq
REFFREQ
-------------------------------------
-
OutputDivide
----
-
M
N
去耦电容
对于任何高性能的混合信号IC，该
ICS345必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
=
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
扩频调制
该ICS345利用频率调制（FM ），以
分发能量在一定范围的频率。通过
调制的输出时钟频率，该装置
在更广泛的范围内有效地降低能源
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频率;因此，降低系统的电磁
干扰（EMI） 。调制率是从时间
从最小频率转换到最大
频率，然后返回到最小。
扩频调制可作为应用无论是
“中心扩散”或“向下蔓延” 。在传播中心
调制，从目标频率的偏差为
等于在正方向和负方向。该
有效平均频率等于目标
频率。在应用中，时钟驱动，其中一
组件，最大额定频率，下
传播应适用。在此情况下，最大
频率，包括调制，是目标
频率。有效平均频率小于
目标频率。
该ICS345可以工作在市中心蔓延，向下
传播模式。对于中心的传播，频率可
将+/-之间0.125％调制到+/- 2.0％。为
向下传播时，频率可以调制
之间的-0.25 ％到-4.0 ％ 。
这两个输出频率银行将利用相同的扩频
频谱百分比偏差和调制速率，
如果一个共同的VCO频率可以被识别。
扩频调制速率
扩频调制的频率施加到
可发生在各种输出时钟频率
率。对于需要的驱动程序
“下行线路”的PLL ，零延迟缓冲器，还是那些
附着的PCI标准，扩频
调制速率应设置为30-33千赫。对于其他
应用程序，一个120 kHz的调制选项可用。
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS345永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
结温
条件
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD+0.5
VDD+0.5
150
260
125
单位
V
V
V
°C
°C
°C
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推荐工作条件
参数
工作环境温度（ ICS345RP ）
工作环境温度（ ICS345RIP ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.15
典型值。
马克斯。
+70
+85
单位
°C
°C
V
ms
+3.3
+3.45
4
DC电气特性
除非另有说明，否则
VDD = 3.3V ±5％，
环境温度-40 + 85°C
参数
工作电压
符号
VDD
条件
视配置而定 -
见VersaClock
TM
估计
分钟。
3.15
典型值。
马克斯。
3.45
单位
V
mA
工作电源电流
输入高电压
国际直拨电话
九33.3333 MHz的出局，
PDTS = 1 ，空载，注1
PDTS = 0 ，空载，注1
S2:S0
S2:S0
VDD-0.5
2
23
20
0.4
0.4
mA
A
V
V
V
V
V
VDD/2-1
V
V
V
0.4
V
mA
k
k
pF
输入高电压
输入低电压
输入高电压， PDTS
输入低电压， PDTS
输入高电压
输入低电压
输出高电压
（ CMOS高）
输出高电压
输出低电压
短路电流
额定输出
阻抗
内部上拉电阻
内部下拉
电阻器
输入电容
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OH
V
OL
I
OS
Z
O
R
PUS
R
PD
C
IN
ICLK
ICLK
I
OH
= -4毫安
I
OH
= -12毫安
I
OL
= 12毫安
VDD/2+1
VDD-0.4
2.4
±70
20
S2 ： S0 ， PDTS
CLK输出
输入
250
525
4
注1 ：例25 MHz晶振输入为33.3兆赫，空载和VDD = 3.3 V. 9输出
MDS 345
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