ICS308
S
ERIAL
P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
描述
该ICS308是一种多功能串行可编程，四
PLL时钟源。该ICS308可以生成任何
频率为250千赫至200兆赫，以及最多6个
不同的输出频率同时。该
输出可重新编程的飞行，并锁定
一个新的频率在10毫秒或更小。平滑的过渡
（其中的时钟占空比保持大致50％）是
保证如果输出分频器不改变。
该装置包括一个PDTS销为三态
输出时钟，并降低整个芯片的权力。
该ICS308默认的非编程的启动是
所有时钟输出缓冲的参考时钟输出
销。
特点
采用20引脚SSOP （ QSOP ）
3.3 V工作电压
高频率的精确
M / N倍频PLL ： M = 1..2048 ， N = 1..1024
串行可编程：用户决定输出
通过3线接口频率
不再需要定制的石英振荡器
27兆赫 - 5输入晶振频率
可选可编程片上晶振电容
输出时钟频率高达200 MHz
参考时钟输出
断电三态模式
非常低的抖动
框图
V DD
3
CLK1
P LL1
CLK2
DIVIDE
逻辑
和
产量
启用
控制
CLK3
CLK4
CLK5
CLK6
CLK7
CLK8
CLK9
频闪
SCLK
数据
P LL3
rystal或
时钟输入
X 1 / IC LK
rystal
scillator
X2
GND
2
P（D） TS
P LL4
P LL2
xternal电容
所需瓦特第i个晶体输入。
MDS 308 F
I N T E GRAて维C我R C U I吨S y时S T ê米每秒
●
1
5月25日比赛STRE等，圣乔本身， CA 9 5126
●
修订版090704
TE L（ 40 8 ） 2 97-12 01
●
W W瓦特I C ST 。 C 0米
ICS308
S
ERIAL
P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
引脚分配
AT A
X2
X1 / IC LK
LK9
VDD
GND
LK1
LK2
LK3
LK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
ST R 0 BE
SC LK
PD牛逼S
VD
VD
GND
LK5
LK6
LK7
LK8
20脚（150米IL ） SSOP （ QSOP ）
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
数据
X2
X1/ICLK
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
CLK8
CLK7
CLK6
CLK5
GND
VDD
VDD
PDTS
SCLK
频闪
针
TYPE
输入
XO
XI
产量
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
动力
动力
动力
输入
输入
输入
串行数据输入。
晶振输出。该引脚连接到晶体。浮动的时钟输入。
该引脚连接到晶振或外部时钟输入。
输出时钟9.默认的参考频率输出未编程的时候。
连接至+3.3 V.
连接到地面。
输出时钟1.默认设定频率输出未编程的时候。
输出时钟2.默认的参考频率输出未编程的时候。
输出时钟3.默认的参考频率输出未编程的时候。
输出时钟4.默认设定频率输出未编程的时候。
输出时钟8.默认设定频率输出未编程的时候。
输出时钟7.默认设定频率输出未编程的时候。
输出时钟6.默认的参考频率输出未编程的时候。
输出时钟5.默认的参考频率输出未编程的时候。
连接到地面。
连接至+3.3 V.
连接至+3.3 V.
关断整个芯片，三态低所有输出的时候。内部上拉。
串行移位寄存器的时钟。参见时序图。
频闪加载数据。参见时序图。使用外部250千欧的上拉。
引脚说明
MDS 308 F
在TE碎电路系统
●
2
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版090704
电话：（ 08 4 ）297 -1 201
●
W W瓦特I C S T 。 C 0米
ICS308
S
ERIAL
P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
配置ICS308
初始状态： ICS308可以被配置为具有多达九个频率输出，利用四个
板载的PLL 。未列入计划的一部分，具有以下输出与参考输入时钟：
默认的输出
产量
时钟1-9 （ 4引脚， 10 - 14 ）
频率
参考输出
频闪引脚必须有外部250千欧的上拉电阻acheive初始状态。
输入晶体范围为ICS308为5MHz至27MHz的。
该ICS308可以被编程来设置输出功能和频率。所产生的160位数据
在VersaClock
TM
软件都写在DATA引脚顺序如下： MSB （最左边的位）第一位。
由于展会在图2中，在这160位被移入ICS308 ，以高频闪会发送此
数据的内部孵化和CLK输出将在10毫秒内锁定。
注意：
STROBE利用了设置在高态时锁存的透明锁存器。如果选通脉冲在高
国家和SCLK信号，数据直接主频的内部锁存器和输出条件
发生相应的变化。虽然这不会损坏ICS308 ，则建议STROBE保持
低，而数据被移入ICS308 ，以避免在输出时钟意想不到的变化。
所有输出可在初始化过程中通过将PDTS引脚与地被关闭。如果是PDTS
带来了高，后选通引脚拉高，编程输出频率将可用。
AC参数写入到ICS308
参数
t
格局
t
HOLD
t
W
t
S
条件
建立时间
SCLK后保持时间
数据等待时间
选通脉冲宽度
SCLK频率
分钟。
10
10
10
40
30
马克斯。
单位
ns
ns
ns
ns
兆赫
数据
t
格局
Bit160
Bit159
Bit158
t
HOLD
Bit3
Bit2
Bit1
SCLK
t
w
频闪
t
s
图2.蒂姆·荷兰国际集团框图程序M-荷兰国际集团的ICS308
MDS 308 F
在TE碎电路系统
●
3
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版090704
电话：（ 08 4 ）297 -1 201
●
W W瓦特I C S T 。 C 0米
ICS308
S
ERIAL
P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应该被放置在靠近每个时钟
输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。
频闪拉电阻
为了使设备在缺省状态下启动时，一
250千欧的上拉电阻是必要的。
去耦电容
对于任何高性能的混合信号IC，该
ICS308必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
ICS308配置能力
该ICS308的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS308还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
输出频率。 = （参考频率） * （M / N） /分频输出
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。在PCB
MDS 308 F
在TE碎电路系统
●
4
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版090704
电话：（ 08 4 ）297 -1 201
●
W W瓦特I C S T 。 C 0米
ICS308
S
ERIAL
P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS308永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
项
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD + 0.5
VDD + 0.5
150
260
单位
V
V
V
°C
°C
推荐工作条件
参数
工作环境温度（ ICS308R ）
工作环境温度（ ICS308RI ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.0
典型值。
马克斯。
+70
+85
+3.6
4
单位
°C
°C
V
ms
MDS 308 F
在TE碎电路系统
●
5
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版090704
电话：（ 08 4 ）297 -1 201
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ICS308
S
ERIAL
P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
描述
该ICS308是一种多功能串行可编程，四
PLL时钟源。该ICS308可以生成任何
频率为250千赫至200兆赫，以及最多6个
不同的输出频率同时。该
输出可重新编程的飞行，并锁定
一个新的频率在10毫秒或更小。平滑的过渡
（其中的时钟占空比保持大致50％）是
保证如果输出分频器不改变。
该装置包括一个PDTS销为三态
输出时钟，并降低整个芯片的权力。
该ICS308默认的非编程的启动是
所有时钟输出缓冲的参考时钟输出
销。
特点
采用20引脚SSOP （ QSOP ）
3.3 V工作电压
高频率的精确
M / N倍频PLL ： M = 1..2048 ， N = 1..1024
串行可编程：用户决定输出
通过3线接口频率
不再需要定制的石英振荡器
27兆赫 - 5输入晶振频率
可选可编程片上晶振电容
输出时钟频率高达200 MHz
参考时钟输出
断电三态模式
非常低的抖动
框图
V DD
3
CLK1
P LL1
CLK2
DIVIDE
逻辑
和
产量
启用
控制
CLK3
CLK4
CLK5
CLK6
CLK7
CLK8
CLK9
频闪
SCLK
数据
P LL3
rystal或
时钟输入
X 1 / IC LK
rystal
scillator
X2
GND
2
P（D） TS
P LL4
P LL2
xternal电容
所需瓦特第i个晶体输入。
MDS 308 F
I N T E GRAて维C我R C U I吨S y时S T ê米每秒
●
1
5月25日比赛STRE等，圣乔本身， CA 9 5126
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修订版090704
TE L（ 40 8 ） 2 97-12 01
●
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ICS308
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P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
引脚分配
AT A
X2
X1 / IC LK
LK9
VDD
GND
LK1
LK2
LK3
LK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
ST R 0 BE
SC LK
PD牛逼S
VD
VD
GND
LK5
LK6
LK7
LK8
20脚（150米IL ） SSOP （ QSOP ）
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
数据
X2
X1/ICLK
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
CLK8
CLK7
CLK6
CLK5
GND
VDD
VDD
PDTS
SCLK
频闪
针
TYPE
输入
XO
XI
产量
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
动力
动力
动力
输入
输入
输入
串行数据输入。
晶振输出。该引脚连接到晶体。浮动的时钟输入。
该引脚连接到晶振或外部时钟输入。
输出时钟9.默认的参考频率输出未编程的时候。
连接至+3.3 V.
连接到地面。
输出时钟1.默认设定频率输出未编程的时候。
输出时钟2.默认的参考频率输出未编程的时候。
输出时钟3.默认的参考频率输出未编程的时候。
输出时钟4.默认设定频率输出未编程的时候。
输出时钟8.默认设定频率输出未编程的时候。
输出时钟7.默认设定频率输出未编程的时候。
输出时钟6.默认的参考频率输出未编程的时候。
输出时钟5.默认的参考频率输出未编程的时候。
连接到地面。
连接至+3.3 V.
连接至+3.3 V.
关断整个芯片，三态低所有输出的时候。内部上拉。
串行移位寄存器的时钟。参见时序图。
频闪加载数据。参见时序图。使用外部250千欧的上拉。
引脚说明
MDS 308 F
在TE碎电路系统
●
2
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ICS308
S
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ROGRAMMABLE
Q
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PLL V
ERSA
C
LOCK
S
YNTHESIZER
配置ICS308
初始状态： ICS308可以被配置为具有多达九个频率输出，利用四个
板载的PLL 。未列入计划的一部分，具有以下输出与参考输入时钟：
默认的输出
产量
时钟1-9 （ 4引脚， 10 - 14 ）
频率
参考输出
频闪引脚必须有外部250千欧的上拉电阻acheive初始状态。
输入晶体范围为ICS308为5MHz至27MHz的。
该ICS308可以被编程来设置输出功能和频率。所产生的160位数据
在VersaClock
TM
软件都写在DATA引脚顺序如下： MSB （最左边的位）第一位。
由于展会在图2中，在这160位被移入ICS308 ，以高频闪会发送此
数据的内部孵化和CLK输出将在10毫秒内锁定。
注意：
STROBE利用了设置在高态时锁存的透明锁存器。如果选通脉冲在高
国家和SCLK信号，数据直接主频的内部锁存器和输出条件
发生相应的变化。虽然这不会损坏ICS308 ，则建议STROBE保持
低，而数据被移入ICS308 ，以避免在输出时钟意想不到的变化。
所有输出可在初始化过程中通过将PDTS引脚与地被关闭。如果是PDTS
带来了高，后选通引脚拉高，编程输出频率将可用。
AC参数写入到ICS308
参数
t
格局
t
HOLD
t
W
t
S
条件
建立时间
SCLK后保持时间
数据等待时间
选通脉冲宽度
SCLK频率
分钟。
10
10
10
40
30
马克斯。
单位
ns
ns
ns
ns
兆赫
数据
t
格局
Bit160
Bit159
Bit158
t
HOLD
Bit3
Bit2
Bit1
SCLK
t
w
频闪
t
s
图2.蒂姆·荷兰国际集团框图程序M-荷兰国际集团的ICS308
MDS 308 F
在TE碎电路系统
●
3
525镭CE街，加利福尼亚州圣何塞， 9512 6
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电话：（ 08 4 ）297 -1 201
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ICS308
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ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应该被放置在靠近每个时钟
输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。
频闪拉电阻
为了使设备在缺省状态下启动时，一
250千欧的上拉电阻是必要的。
去耦电容
对于任何高性能的混合信号IC，该
ICS308必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
ICS308配置能力
该ICS308的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS308还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
输出频率。 = （参考频率） * （M / N） /分频输出
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。水晶电容必须
从各引脚X1和X2到地面的连接。
这些水晶瓶盖的值（单位为pF ）应该等于
(C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载
电容的单位为pF 。例如：对于一个16 pF的晶体
负载电容，每个晶体电容器将是20
pF的〔 （ 16-6 ）×2 〕 = 20 。
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。在PCB
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ICS308
S
ERIAL
P
ROGRAMMABLE
Q
UAD
PLL V
ERSA
C
LOCK
S
YNTHESIZER
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS308永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
项
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD + 0.5
VDD + 0.5
150
260
单位
V
V
V
°C
°C
推荐工作条件
参数
工作环境温度（ ICS308R ）
工作环境温度（ ICS308RI ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.0
典型值。
马克斯。
+70
+85
+3.6
4
单位
°C
°C
V
ms
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修订版090704
电话：（ 08 4 ）297 -1 201
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W W瓦特I C S T 。 C 0米
数据表
可编程串行QUAD PLL合成器VERSACLOCK
描述
该ICS308是一种多功能串行可编程，四
PLL时钟源。该ICS308可以生成任何
频率为250千赫至200兆赫，以及最多6个
不同的输出频率同时。该
输出可重新编程的飞行，并锁定
一个新的频率在10毫秒或更小。平滑的过渡
（其中的时钟占空比保持大致50％）是
保证如果输出分频器不改变。
该装置包括一个PDTS销为三态
输出时钟，并降低整个芯片的权力。
该ICS308默认的非编程的启动是
所有时钟输出缓冲的参考时钟输出
销。
ICS308
特点
采用20引脚SSOP （ QSOP ）
可在Pb（铅）免费包装
3.3 V工作电压
高频率的精确
M / N倍频PLL ： M = 1..2048 ， N = 1..1024
串行可编程：用户决定输出
通过3线接口频率
不再需要定制的石英振荡器
27兆赫 - 5输入晶振频率
可选可编程片上晶振电容
输出时钟频率高达200 MHz
参考时钟输出
断电三态模式
非常低的抖动
框图
V DD
3
CLK1
P LL1
CLK2
DIVIDE
逻辑
和
产量
启用
控制
CLK3
CLK4
CLK5
CLK6
CLK7
CLK8
CLK9
频闪
SCLK
数据
P LL3
rystal或
时钟输入
X 1 / IC LK
rystal
scillator
X2
GND
2
P（D） TS
P LL4
P LL2
xternal电容
所需瓦特第i个晶体输入。
IDT / ICS
可编程串行QUAD PLL合成器VERSACLOCK 1
ICS308
REV 120507
ICS308
可编程串行QUAD PLL合成器VERSACLOCK
SER PROG时钟合成器
引脚分配
AT A
X2
X1 / IC LK
LK9
VDD
GND
LK1
LK2
LK3
LK4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
ST R 0 BE
SC LK
PD牛逼S
VD
VD
GND
LK5
LK6
LK7
LK8
20脚（150米IL ） SSOP （ QSOP ）
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
数据
X2
X1/ICLK
CLK9
VDD
GND
CLK1
CLK2
CLK3
CLK4
CLK8
CLK7
CLK6
CLK5
GND
VDD
VDD
PDTS
SCLK
频闪
针
TYPE
输入
XO
XI
产量
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
动力
动力
动力
输入
输入
输入
串行数据输入。
晶振输出。该引脚连接到晶体。浮动的时钟输入。
该引脚连接到晶振或外部时钟输入。
输出时钟9.默认的参考频率输出未编程的时候。
连接至+3.3 V.
连接到地面。
输出时钟1.默认设定频率输出未编程的时候。
输出时钟2.默认的参考频率输出未编程的时候。
输出时钟3.默认的参考频率输出未编程的时候。
输出时钟4.默认设定频率输出未编程的时候。
输出时钟8.默认设定频率输出未编程的时候。
输出时钟7.默认设定频率输出未编程的时候。
输出时钟6.默认的参考频率输出未编程的时候。
输出时钟5.默认的参考频率输出未编程的时候。
连接到地面。
连接至+3.3 V.
连接至+3.3 V.
关断整个芯片，三态低所有输出的时候。内部上拉。
串行移位寄存器的时钟。参见时序图。
频闪加载数据。参见时序图。使用外部250千欧的上拉。
引脚说明
IDT / ICS
可编程串行QUAD PLL合成器VERSACLOCK 2
ICS308
REV 120507
ICS308
可编程串行QUAD PLL合成器VERSACLOCK
SER PROG时钟合成器
配置ICS308
初始状态： ICS308可以被配置为具有多达九个频率输出，利用四个
板载的PLL 。未列入计划的一部分，具有以下输出与参考输入时钟：
默认的输出
产量
时钟1-9 （ 4引脚， 10 - 14 ）
频率
参考输出
频闪引脚必须有外部250千欧的上拉电阻来实现初始状态。
输入晶体范围为ICS308为5MHz至27MHz的。
该ICS308可以被编程来设置输出功能和频率。所产生的160位数据
在VersaClock
TM
软件都写在DATA引脚顺序如下： MSB （最左边的位）第一位。
由于展会在图2中，在这160位被移入ICS308 ，以高频闪会发送此
数据的内部孵化和CLK输出将在10毫秒内锁定。
注意：
STROBE利用了设置在高态时锁存的透明锁存器。如果选通脉冲在高
国家和SCLK信号，数据直接主频的内部锁存器和输出条件
发生相应的变化。虽然这不会损坏ICS308 ，则建议STROBE保持
低，而数据被移入ICS308 ，以避免在输出时钟意想不到的变化。
所有输出可在初始化过程中通过将PDTS引脚与地被关闭。如果是PDTS
带来了高，后选通引脚拉高，编程输出频率将可用。
AC参数写入到ICS308
参数
t
格局
t
HOLD
t
W
t
S
条件
建立时间
SCLK后保持时间
数据等待时间
选通脉冲宽度
SCLK频率
分钟。
10
10
10
40
30
马克斯。
单位
ns
ns
ns
ns
兆赫
数据
t
格局
Bit160
Bit159
Bit158
t
HOLD
Bit3
Bit2
Bit1
SCLK
t
w
频闪
t
s
图2.蒂姆·荷兰国际集团框图程序M-荷兰国际集团的ICS308
IDT / ICS
可编程串行QUAD PLL合成器VERSACLOCK 3
ICS308
REV 120507
ICS308
可编程串行QUAD PLL合成器VERSACLOCK
SER PROG时钟合成器
外部元件
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω
.
VDD引脚越好。没有通孔，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，以
应在PCB走线通过地面。
2）外部晶振应安装就在旁边
该设备具有短的走线。 X1和X2的痕迹
不应该被路由成彼此相邻以最小
空间，相反，他们应该分开并远离
其他痕迹。
3 ）为了减少EMI，在33Ω串联端接电阻
（如果需要的话）应放置在靠近每个时钟输出。
4）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。
频闪拉电阻
为了使设备在缺省状态下启动时，一
250千欧的上拉电阻是必要的。
去耦电容
对于任何高性能的混合信号IC，该
ICS308必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。
ICS308配置能力
该ICS308的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M = 1的范围内设定为2048和N = 1至1024 。
该ICS308还提供了单独的输出鸿沟
值，从2到20 ，以允许两个输出时钟
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
输出频率。 = （参考频率） * （M / N） /分频输出
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地面上。这些电容器用于调节的杂散
电路板的电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
晶体和器件之间。水晶电容必须
从各引脚X1和X2到的连接
地面上。
这些水晶瓶盖应等于的值（单位为pF ） （C
L
-6 pF的）* 2 。在这个方程，C
L
=晶体负载电容
单位为pF 。例如：对于具有16 pF负载晶体
电容，每个电容的晶体是20 pF的
[(16-6) x 2 = 20].
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
IDT / ICS
可编程串行QUAD PLL合成器VERSACLOCK 4
ICS308
REV 120507
ICS308
可编程串行QUAD PLL合成器VERSACLOCK
SER PROG时钟合成器
VersaClock软件
IDT应用多年的PLL优化经验到接受用户的目标用户友好的软件
参考时钟输出频率和产生抖动最低，功耗最低的配置，带
仅按一个按钮。用户并不需要有现有的PLL经验或确定最佳
压控振荡器的频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO频率与现有的输出分频值，并
提供一个易于理解的，条码等级为目标的输出频率。用户可以评价
输出精度，性能折衷的方案以秒为单位。
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS308永久性损坏。这些评价，其中
对于IDT商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
储存温度
焊接温度
项
参考GND
参考GND
参考GND
最大10秒
分钟。
-0.5
-0.5
-65
典型值。
马克斯。
7
VDD + 0.5
VDD + 0.5
150
260
单位
V
V
V
°
C
°
C
推荐工作条件
参数
工作环境温度（ ICS308R ）
工作环境温度（ ICS308RI ）
电源电压（相对于GND测量）
电源斜坡时间
分钟。
0
-40
+3.0
典型值。
马克斯。
+70
+85
+3.6
4
单位
°
C
°
C
V
ms
IDT / ICS
可编程串行QUAD PLL合成器VERSACLOCK 5
ICS308
REV 120507
QQ：2881677436 复制
