初步信息
ICS270
三重PLL现场可编程VCXO时钟
引脚分配
VIN
S0
S1
VDD
CLK1
CLK2
CLK3
CLK4
GND
X1
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
S2
VDD
PDTS
GND
CLK8
CLK7
CLK6
CLK5
VDD
X2
20引脚（ 173 mil）的TSSOP
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
针
名字
VIN
S0
S1
VDD
CLK1
CLK2
CLK3
CLK4
GND
X1
X2
VDD
CLK5
CLK6
CLK7
CLK8
GND
PDTS
VDD
S2
针
TYPE
输入
输入
输入
动力
产量
产量
产量
产量
动力
XI
XO
动力
产量
产量
产量
产量
动力
输入
动力
输入
引脚说明
电压输入VCXO 。零至3.3 V信号控制VCXO
频率
选择引脚0内部上拉电阻。
选择引脚1内部上拉电阻。
连接至+3.3 V.
输出时钟1.内部弱上拉下来的时候三态。
输出时钟2.内部弱上拉下来的时候三态。
输出时钟3.内部弱上拉下来的时候三态。
输出时钟4.内部弱上拉下来的时候三态。
连接到地面。
晶振输入。该引脚连接到晶体。
晶振输出。该引脚连接到晶体。
连接至+3.3 V.
输出时钟5.内部弱上拉下来的时候三态。
输出时钟6.内部弱上拉下来的时候三态。
输出时钟7.内部弱上拉下来的时候三态。
输出时钟8.内部弱上拉下来的时候三态。
连接到地面。
掉电三态。关断整个芯片和三态时钟输出
当低。内部上拉电阻。
连接至+3.3 V.
选择引脚2.内部上拉电阻。
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集成电路系统公司
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外部元件
该ICS270需要外部的最小数量
组件正常工作。
外部晶体连接在尽量靠近
芯片如可能，应是对在同一侧
PCB作为ICS270 。应该通过之间的不
晶体引脚和X1和X2的管脚。那里
应无信号迹线的下方或接近
水晶。请参阅应用笔记MAN05 。
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
水晶调节负载电容
该晶体的痕迹应该包括垫小的固定
电容器， 1 X 1和地之间，和另一
之间的X2和地面。这些电容器的馅
在PCB上是可选的。需要对这些电容器是
在系统原型评估确定的，并且是
由所使用的特定的晶体（制造影响
和频率）和PCB布局。所要求的典型
电容器的值是1至4 pF的。
来确定晶体的必要性和值
调整电容，则需要一台PC板
你的最终布局，频率计数器能约
1ppm的分辨率和精确度，两个电源，
与晶体的一些样品，你打算
在生产中使用，同时测得初始精度
对于每个晶体在指定的晶体负载
电容CL 。
确定晶体电容的值：
该ICS270 1.连接到VDD 3.3 V连接引脚1
的ICS270到第二电源。调整
电压引脚1到0V 。测量并记录
频率CLK输出。
2.调整至3.3 V.测量引脚1上的电压和
记录相同的输出频率。
为了计算为中心的错误：
去耦电容
对于任何高性能的混合信号IC，该
ICS270必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。为
最佳的设备性能，去耦电容器
应安装在PCB的元件侧。
避免去耦电路上采用过孔。
石英晶体
该ICS270 VCXO功能包括外部的
晶体和集成压控振荡器电路。对
确保最佳的系统性能（频率拉
范围）和可靠性，一个液晶装置用
推荐的参数（如下所示）必须
使用和布局指南中讨论
显示下面的部分必须遵循。
石英晶体振荡的频率是
其“切割”，并通过负载电容确定
连接到它。该ICS270带有片上
可变负载电容的“拉” （改变）
频率的晶体。使用指定的结晶
与ICS270被设计为具有零频率
误差时的片+杂散电容的总量为14
pF的。
推荐的晶体参数：
在25初始精度
°
C
温度稳定性
老化
负载电容
并联电容C0
C0 / C1比
等效串联电阻
6
(
f
3.0V
–
f
吨精氨酸等
)
+
(
f
0V
–
f
吨精氨酸等
)
-
错误= 10× ---------------------------------------------- ------------------------
–
错误
XTAL
f
吨精氨酸等
± 20 ppm的
± 30 ppm的
± 20 ppm的
14 pF的
7 pF的最大
250最大
35Ω最大
其中：
f
目标
=标称晶振频率
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错误
XTAL
晶体=实际的初始精度（单位：ppm ）
被测量
如果所述定心误差小于± 25ppm的，无
需要调整。如果定心误差更
超过25ppm的否定， PC板有过度
杂散电容和一个新的PCB布局应
考虑到减少寄生电容。 （或者，
该晶体可以被重新指定为一个较高的载荷
电容。联系ICS的详细信息。 ）如果定心
误差大于25ppm的正，添加相同的固定
从每个晶体引脚中心电容到地。
对于每个盖（单位为pF ）的值由下式给出：
外部电容= 2× （中误差） / （微调
灵敏度）
修剪灵敏度是其可通过提供一个参数
你的水晶供应商。如果你不知道的价值，
假设它是30 PPM / PF 。经过任何改动，重复
测量，以验证该剩余误差
可接受的低（通常小于± 25ppm的） 。
银行支持从各种不同的频率值
同样的PLL 。
每个输出频率可以表示为：
OutputFreq
----
-
M
N
=
REFFREQ
输出驱动控制
该ICS270有两个输出驱动器设置。低驱动
应选择当输出小于100
兆赫。高驱动器应选择时，输出
超过100 MHz的更大。 （请参考交流电气
特性输出上升和下降时间为每
驱动选项。 ）
ICS VersaClock软件
ICS应用多年的PLL优化经验成
接受用户的目标用户友好的软件
参考时钟和输出频率，并产生
最低的抖动，功耗最低的配置，只有一个
按一个按钮。用户并不需要先有
PLL经验或确定最佳的VCO
频率以支持多个输出频率。
VersaClock软件可快速访问计算VCO
频率与现有的输出分频值，并
提供了一个易于理解，条形码评级
目标输出频率。用户可以评价
输出精度，性能折衷的方案
秒。
ICS270配置能力
该ICS270的结构允许用户容易地
将设备配置为一个宽范围的输出的
的频率，对于一个给定的输入参考频率。
倍频锁相环提供了高度的
精度。在M / N值（乘法器/除法值
可用来产生目标的VCO的频率）可以是
M的范围内设定为1 1024和N = 1
32,895.
该ICS270还提供了单独的输出鸿沟
值，从2到63 ，以允许两个输出时钟
绝对最大额定值
上面讲下面列出的收视率可能会导致对ICS270永久性损坏。这些评价，其中
对于ICS商业额定零件标准值，只是应力额定值。的功能操作
器件在这些或以上的任何其他条件的业务部门所标明
规格是不是暗示。暴露在绝对最大额定值条件下长时间可以
影响产品的可靠性。电气参数只能在推荐工作保障
温度范围。
参数
电源电压（VDD）
输入
时钟输出
条件
参考GND
参考GND
参考GND
分钟。
-0.5
-0.5
典型值。
马克斯。
7
VDD+0.5
VDD+0.5
单位
V
V
V
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参数
储存温度
焊接温度
结温
条件
最大10秒
分钟。
-65
典型值。
马克斯。
150
260
125
单位
°C
°C
°C
推荐工作条件
参数
工作环境温度（ ICS270PG / PGLF ）
工作环境温度（ ICS270PGI / PGILF ）
电源电压（相对于GND测量）
电源斜坡时间
参考晶体参数
分钟。
0
-40
+3.135
典型值。
马克斯。
+70
+85
单位
°C
°C
V
ms
+3.3
+3.465
4
请参阅第3页
DC电气特性
除非另有说明，否则
VDD = 3.3V ± 5 ％ ，
环境温度-40 + 85°C
参数
工作电压
符号
VDD
条件
配置。依赖 - 见
VERSACLOCK
TM
估计
分钟。
3.135
典型值。
马克斯。
3.465
单位
V
mA
工作电源电流
输入高电压
输入高电压
输入低电压
输入高电压， PDTS
输入低电压， PDTS
输入高电压
输入低电压
输出高电压
（ CMOS高）
输出高电压
输出低电压
短路电流
喃。输出阻抗
国际直拨电话
八33.3333 MHz的出局，
PDTS = 1 ，空载，注1
PDTS = 0 ，空载，注1
S2:S0
S2:S0
VDD-0.5
VDD/2+1
27
500
0.4
0.4
mA
A
V
V
V
V
V
VDD/2-1
V
V
V
0.4
V
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OH
V
OL
I
OS
Z
O
ICLK
ICLK
I
OH
= -4毫安
I
OH
= -8毫安（低驱动） ;
I
OH
= -12毫安（高驱动）
I
OL
= 8 MA（低驱动） ;
I
OL
= 12 MA（高驱动器）
低驱动
高驱动
VDD/2+1
VDD-0.4
2.4
±40
±70
20
mA
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