ICS2059-02
时钟乘法器和抖动衰减器
描述
该ICS2059-02是VCXO （压控晶体
振荡器）的时钟倍频和抖动衰减器
专为系统时钟分配的应用程序。
此单片集成电路，结合外部
便宜的石英晶体，可以用来代替一
更昂贵的VCXO混合重定时模块。双输入
多路转换器也被提供。
通过控制中的VCXO频率
锁相环（PLL） ，输出时钟相位和
频率锁定至输入时钟。通过选择
外部环路滤波器组件， PLL环路
带宽和阻尼因子可被定制，以满足
系统时钟要求。环路带宽下降到
在赫兹的范围是可能的。
特点
优异的抖动衰减电信和视频
钟
2 ： 1输入MUX输入参考时钟
无输出开关故障
VCXO型时钟产生提供了非常低的抖动
和相位噪声的产生
输出时钟的相位和频率锁定到
选定的输入参考时钟
固定的输入到输出的相位关系
115 ppm的最小晶振频率pullability
范围，建议使用水晶
工业温度范围
低功耗CMOS技术
16引脚TSSOP封装
3.3 V单电源供电
框图
可牵引水晶
VDD
VDD
3
ISET
输入时钟ICLK2
输入时钟ICLK1
ISEL
X1
X2
1
0
相
探测器
收费
泵
VCXO
可选
分频器
CLK
SEL1 ： 0
2
CHGP
VIN
GND
2
MDS 2059-02
1
修订版031605
集成电路系统公司
●
525马街，圣何塞，加利福尼亚95126
●
电话：（ 408 ） 297-1201
●
www.icst.com
ICS2059-02
时钟乘法器和抖动衰减器
引脚分配
X1
VDD
VDD
VDD
VIN
GND
GND
CHGP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
X2
ISEL
ICLK1
ICLK2
SEL0
CLK
SEL1
ISET
输出频率选择表
输入
8千赫
8千赫
15.625千赫
15.734265千赫
151.875千赫
27兆赫
SEL1 SEL0
0
0
1
1
M
M
0
1
0
1
0
1
N
1296
2430
1728
1716
128
1
输出时钟晶体使用
（兆赫）
（兆赫）
10.368
20.736
19.44
19.44
27
27
27
27
19.44
19.44
27
27
16引脚（ 173 mil）的TSSOP
注意：对于SEL输入引脚编程：
0 = GND ， 1 = VDD ， M =浮动
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
针
名字
X1
VDD
VDD
VDD
VIN
GND
GND
CHGP
ISET
SEL1
CLK
SEL0
ICLK2
ICLK1
ISEL
针
TYPE
—
动力
动力
动力
输入
动力
动力
产量
—
输入
产量
输入
输入
输入
输入
引脚说明
晶振输入。该引脚连接到指定的结晶。
电源。连接至+3.3 V.
电源。连接至+3.3 V.
电源。连接至+3.3 V.
VCXO控制电压输入。将此引脚连接到CHGP引脚和
如本数据表中的外部环路滤波器。
连接到地面。
连接到地面。
电荷泵的输出。该引脚连接到外部环路滤波器和
引脚VIN 。
电荷泵电流设置节点，设置电阻连接。
输出频率选择引脚1.确定输出频率为
按上表。包括中层输入。
时钟输出。
输出频率选择引脚0确定输出频率为
按上表。内部上拉电阻。
输入时钟连接2.输入参考时钟该引脚。
如果不使用，连接到地面。
输入时钟连接1.输入参考时钟该引脚。
如果不使用，连接到地面。
输入选择。用于选择参考输入时钟是活动的。
低输入电平选择ICLK1 ，高输入电平选择ICLK2 。国内
上拉电阻。
晶振输出。该引脚连接到指定的结晶。
16
X2
—
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www.icst.com
ICS2059-02
时钟乘法器和抖动衰减器
功能说明
该ICS2059-02是一个时钟发生器集成电路，其生成
一个输出直接地从一个内部的VCXO电路时钟
其工作原理结合一个外部石英
水晶。压控振荡器是由一个内部的PLL控制
（锁相环）电路，使该器件能
从输入参考时钟进行再生
时钟。该ICS2059-02被配置成提供一个
输出时钟是相同的频率作为输入
时钟。有12个可选的输入/输出频率
的范围内，其中每个所支持的一个约数
石英晶体频率范围。请参阅
第2页输出时钟选择表。
最典型的PLL时钟器件使用内部VCO
（压控振荡器），用于输出时钟
一代。通过使用VCXO与外部晶体，
该ICS2059-02能够产生一个低抖动，低
内的低带宽PLL相位噪声的输出时钟。
这是为了提供输入时钟抖动衰减和
能够实现稳定的动作与低频
参考时钟。
该VCXO电路需要一个外部晶振可牵引
用于操作。外部环路滤波器元件使
PLL配置低环路带宽。
输出时钟将改变以反映相位
新选择的输入以控制的相位斜坡（速率
的相变），为受PLL环路
的特点。
石英晶体
重要的是正确类型的石英晶体是
与ICS2059-02使用。如果不这样做，可能会导致
在降频pullability范围，无力的
环路锁定，或者过高的输出相位抖动。
该ICS2059-02工作由相位锁定VCXO
电路所选择的ICLK输入的输入信号。
该VCXO由外部晶振和中
集成VCXO振荡器电路。以达到最佳的
的性能和可靠性，一个液晶装置用
推荐的参数（如下所示）必须
使用和布局指南在PCB中讨论
布局建议部分必须遵循。
石英晶体振荡的频率是
通过其切割和由外部载荷确定
电容。该ICS2059-02采用可变
负载电容片上哪个“拉” ，或改变，所述
频率的晶体。使用指定的结晶
与ICS2059-02被设计为具有零
频率误差时的片+杂散的总
电容为14 pF的。为了实现这一点，布局应
使用ICS2059-02之间短路痕迹
水晶。
推荐水晶的完整描述
参数是应用笔记MAN05 。
批准晶体的列表位于信通空网络上
网站（ www.icst.com ） 。
应用信息
输入/输出频率配置
该ICS2059-02被配置为产生输出
频率等于输入参考
频率。所支持的时钟频率
那些落入在输出中列出的范围
第2页的输入时钟选择表位SEL2 ： 0顷
根据该表中设置的，因为是外部晶振
频率。其它的输入/输出频率组合
如果必要的整数乘法可以用
因子“N ”出现在输出频率选择
表。来回例如20兆赫可以从生成
156.25千赫通过选择M0 ，当N = 128 。
PLL环路滤波器元件
所有的模拟PLL电路中使用的环路滤波器，以建立
工作稳定。该ICS2059-02使用外循环
过滤器组件，原因如下：
1）较大的环路滤波器的电容值，可以使用
允许低环路带宽。这使得能够使用
低输入参考时钟频率，也
输入时钟抖动衰减能力。大循环
滤波电容也让高环的阻尼因素
当较少的通带峰值需要。
2）环路滤波器的值可以是用户选择的
优化环路响应特性对于给定的
应用程序。
输入多路复用器
输入多路复用器提供两个备用的选择
输入参考时钟。根据输入的小区重选
钟，在输出时钟的时钟毛刺不会
由于产生的VCXO的“飞轮效应”
（石英晶体是一个高Q调谐电路） 。当
输入时钟都没有相位对准，的相位
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时钟乘法器和抖动衰减器
引用外部元件的原理图
当前页，外部环路滤波器是由所述
分量R
Z
, C
1
和C
2
. R
SET
建立PLL
电荷泵电流，从而影响环
滤波器特性。
设计辅助工具用于配置环路滤波器可
在发现
www.icst.com ，
包括在线和基于PC的
计算器。
外部元件原理图
C
L
（请参考水晶
调整部分）
C
L
水晶
X1
VDD
VDD
VDD
VIN
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
X2
ISEL
ICLK1
ICLK2
SEL0
CLK
SEL1
ISET
P
R
S
C
S
GND
GND
CHGP
16引脚（ 173 mil）的TSSOP
R
SET
推荐环路滤波器值比。输出频率范围选择
水晶
SEL1 SEL0
倍增器
(N)
0
0
2592
0
1
2430
1
0
1728
1
1
1716
M
0
128
M
1
1
R
SET
R
S
C
S
0.47
F
0.68
F
0.68
F
0.68
F
1
F
1
F
C
P
环
带宽
（ -3dB点）
阻尼
因素
3.00
2.97
3.17
3.18
3.16
3.08
180 k
120 k
330 k
330 k
120 k
1 M
820 k
560 k
680 k
680 k
330 k
22 k
1.8 nF的
3.3 nF的
3.9 nF的
3.9 nF的
3.3 nF的
3.3 nF的
11.2赫兹
11.8赫兹
11.5赫兹
11.5赫兹
14.5赫兹
204.2赫兹
注意：对于SEL输入引脚编程： 0 = GND ， 1 = VDD ， M =浮动
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时钟乘法器和抖动衰减器
A“归一化”PLL环路带宽可以计算
如下：
575
R
S
×
I
CP
×
345
NBW
= ---------------------------------------
N
上面的“归一化”带宽式不
考虑到阻尼因子或效应
第二个极点。但是，它提供了一个有用的
近似的过滤性能。
环路阻尼因子的计算方法如下：
375
×
I
CP
×
C
S
625
阻尼因数= R
S
×
----------------------------------------
-
N
其中：
R
S
电阻环路滤波器=值（欧姆）
I
CP
=电荷泵电流（安培）
（参考电荷泵电流表，下同）
在上述表中所示，N =水晶乘法器
C
S
电容C =价值
1
在环路滤波器（法拉）
作为一般规则，下面的关系应该是
C成分之间保持
1
和C
2
在环路
过滤器：
C
P
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。 （可选串联端接电阻
未在外部元件示意图所示）。
去耦电容
对于任何高性能的混合信号IC，该
ICS2059-02必须从系统电源隔离
电源噪声，以达到最佳性能。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。对
对干扰系统电源噪声进一步后卫，
该ICS2059-02应该使用一个共同的连接
在PCB电源层上的图中所示
下一页。铁氧体磁珠和大容量电容的帮助
减少供应那个可以较低频率的噪声
导致输出时钟的相位调制。
推荐电源连接
为优化设备性能
在V D D P
onnection至3.3V
P流ER P通道
铁素体
珠子
在V D D P
=
-----
-
20
C
S
B天狗 ecoupling apacitor
（如1 ？F的钽）
在V D D P
电荷泵电流表
0.01
F ecoupling apacitors
R
SET
1.4 M
680 k
540 k
120 k
电荷泵电流
(I
CP
)
10
A
20
A
25
A
100
A
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地，示出为C
L
在外部元件
原理图。这些电容器用于调节
电路板的寄生电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。
特别注意事项必须选择循环进行
C成分
S
和C
P.
这些建议能
在设计辅助工具部分找到
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时钟乘法器和抖动衰减器
描述
该ICS2059-02是VCXO （压控晶体
振荡器）的时钟倍频和抖动衰减器
专为系统时钟分配的应用程序。
此单片集成电路，结合外部
便宜的石英晶体，可以用来代替一
更昂贵的VCXO混合重定时模块。双输入
多路转换器也被提供。
通过控制中的VCXO频率
锁相环（PLL） ，输出时钟相位和
频率锁定至输入时钟。通过选择
外部环路滤波器组件， PLL环路
带宽和阻尼因子可被定制，以满足
系统时钟要求。环路带宽下降到
在赫兹的范围是可能的。
特点
优异的抖动衰减电信和视频
钟
2 ： 1输入MUX输入参考时钟
无输出开关故障
VCXO型时钟产生提供了非常低的抖动
和相位噪声的产生
输出时钟的相位和频率锁定到
选定的输入参考时钟
固定的输入到输出的相位关系
115 ppm的最小晶振频率pullability
范围，建议使用水晶
工业温度范围
低功耗CMOS技术
16引脚TSSOP封装
3.3 V单电源供电
框图
可牵引水晶
VDD
VDD
3
ISET
输入时钟ICLK2
输入时钟ICLK1
ISEL
X1
X2
1
0
相
探测器
收费
泵
VCXO
可选
分频器
CLK
SEL1 ： 0
2
CHGP
VIN
GND
2
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时钟乘法器和抖动衰减器
引脚分配
X1
VDD
VDD
VDD
VIN
GND
GND
CHGP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
X2
ISEL
ICLK1
ICLK2
SEL0
CLK
SEL1
ISET
输出频率选择表
输入
8千赫
8千赫
15.625千赫
15.734265千赫
151.875千赫
27兆赫
SEL1 SEL0
0
0
1
1
M
M
0
1
0
1
0
1
N
1296
2430
1728
1716
128
1
输出时钟晶体使用
（兆赫）
（兆赫）
10.368
20.736
19.44
19.44
27
27
27
27
19.44
19.44
27
27
16引脚（ 173 mil）的TSSOP
注意：对于SEL输入引脚编程：
0 = GND ， 1 = VDD ， M =浮动
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
针
名字
X1
VDD
VDD
VDD
VIN
GND
GND
CHGP
ISET
SEL1
CLK
SEL0
ICLK2
ICLK1
ISEL
针
TYPE
—
动力
动力
动力
输入
动力
动力
产量
—
输入
产量
输入
输入
输入
输入
引脚说明
晶振输入。该引脚连接到指定的结晶。
电源。连接至+3.3 V.
电源。连接至+3.3 V.
电源。连接至+3.3 V.
VCXO控制电压输入。将此引脚连接到CHGP引脚和
如本数据表中的外部环路滤波器。
连接到地面。
连接到地面。
电荷泵的输出。该引脚连接到外部环路滤波器和
引脚VIN 。
电荷泵电流设置节点，设置电阻连接。
输出频率选择引脚1.确定输出频率为
按上表。包括中层输入。
时钟输出。
输出频率选择引脚0确定输出频率为
按上表。内部上拉电阻。
输入时钟连接2.输入参考时钟该引脚。
如果不使用，连接到地面。
输入时钟连接1.输入参考时钟该引脚。
如果不使用，连接到地面。
输入选择。用于选择参考输入时钟是活动的。
低输入电平选择ICLK1 ，高输入电平选择ICLK2 。国内
上拉电阻。
晶振输出。该引脚连接到指定的结晶。
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X2
—
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时钟乘法器和抖动衰减器
功能说明
该ICS2059-02是一个时钟发生器集成电路，其生成
一个输出直接地从一个内部的VCXO电路时钟
其工作原理结合一个外部石英
水晶。压控振荡器是由一个内部的PLL控制
（锁相环）电路，使该器件能
从输入参考时钟进行再生
时钟。该ICS2059-02被配置成提供一个
输出时钟是相同的频率作为输入
时钟。有12个可选的输入/输出频率
的范围内，其中每个所支持的一个约数
石英晶体频率范围。请参阅
第2页输出时钟选择表。
最典型的PLL时钟器件使用内部VCO
（压控振荡器），用于输出时钟
一代。通过使用VCXO与外部晶体，
该ICS2059-02能够产生一个低抖动，低
内的低带宽PLL相位噪声的输出时钟。
这是为了提供输入时钟抖动衰减和
能够实现稳定的动作与低频
参考时钟。
该VCXO电路需要一个外部晶振可牵引
用于操作。外部环路滤波器元件使
PLL配置低环路带宽。
输出时钟将改变以反映相位
新选择的输入以控制的相位斜坡（速率
的相变），为受PLL环路
的特点。
石英晶体
重要的是正确类型的石英晶体是
与ICS2059-02使用。如果不这样做，可能会导致
在降频pullability范围，无力的
环路锁定，或者过高的输出相位抖动。
该ICS2059-02工作由相位锁定VCXO
电路所选择的ICLK输入的输入信号。
该VCXO由外部晶振和中
集成VCXO振荡器电路。以达到最佳的
的性能和可靠性，一个液晶装置用
推荐的参数（如下所示）必须
使用和布局指南在PCB中讨论
布局建议部分必须遵循。
石英晶体振荡的频率是
通过其切割和由外部载荷确定
电容。该ICS2059-02采用可变
负载电容片上哪个“拉” ，或改变，所述
频率的晶体。使用指定的结晶
与ICS2059-02被设计为具有零
频率误差时的片+杂散的总
电容为14 pF的。为了实现这一点，布局应
使用ICS2059-02之间短路痕迹
水晶。
推荐水晶的完整描述
参数是应用笔记MAN05 。
批准晶体的列表位于信通空网络上
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应用信息
输入/输出频率配置
该ICS2059-02被配置为产生输出
频率等于输入参考
频率。所支持的时钟频率
那些落入在输出中列出的范围
第2页的输入时钟选择表位SEL2 ： 0顷
根据该表中设置的，因为是外部晶振
频率。其它的输入/输出频率组合
如果必要的整数乘法可以用
因子“N ”出现在输出频率选择
表。来回例如20兆赫可以从生成
156.25千赫通过选择M0 ，当N = 128 。
PLL环路滤波器元件
所有的模拟PLL电路中使用的环路滤波器，以建立
工作稳定。该ICS2059-02使用外循环
过滤器组件，原因如下：
1）较大的环路滤波器的电容值，可以使用
允许低环路带宽。这使得能够使用
低输入参考时钟频率，也
输入时钟抖动衰减能力。大循环
滤波电容也让高环的阻尼因素
当较少的通带峰值需要。
2）环路滤波器的值可以是用户选择的
优化环路响应特性对于给定的
应用程序。
输入多路复用器
输入多路复用器提供两个备用的选择
输入参考时钟。根据输入的小区重选
钟，在输出时钟的时钟毛刺不会
由于产生的VCXO的“飞轮效应”
（石英晶体是一个高Q调谐电路） 。当
输入时钟都没有相位对准，的相位
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时钟乘法器和抖动衰减器
引用外部元件的原理图
当前页，外部环路滤波器是由所述
分量R
Z
, C
1
和C
2
. R
SET
建立PLL
电荷泵电流，从而影响环
滤波器特性。
设计辅助工具用于配置环路滤波器可
在发现
www.icst.com ，
包括在线和基于PC的
计算器。
外部元件原理图
C
L
（请参考水晶
调整部分）
C
L
水晶
X1
VDD
VDD
VDD
VIN
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
X2
ISEL
ICLK1
ICLK2
SEL0
CLK
SEL1
ISET
P
R
S
C
S
GND
GND
CHGP
16引脚（ 173 mil）的TSSOP
R
SET
推荐环路滤波器值比。输出频率范围选择
水晶
SEL1 SEL0
倍增器
(N)
0
0
2592
0
1
2430
1
0
1728
1
1
1716
M
0
128
M
1
1
R
SET
R
S
C
S
0.47
F
0.68
F
0.68
F
0.68
F
1
F
1
F
C
P
环
带宽
（ -3dB点）
阻尼
因素
3.00
2.97
3.17
3.18
3.16
3.08
180 k
120 k
330 k
330 k
120 k
1 M
820 k
560 k
680 k
680 k
330 k
22 k
1.8 nF的
3.3 nF的
3.9 nF的
3.9 nF的
3.3 nF的
3.3 nF的
11.2赫兹
11.8赫兹
11.5赫兹
11.5赫兹
14.5赫兹
204.2赫兹
注意：对于SEL输入引脚编程： 0 = GND ， 1 = VDD ， M =浮动
MDS 2059-02
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修订版031605
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ICS2059-02
时钟乘法器和抖动衰减器
A“归一化”PLL环路带宽可以计算
如下：
575
R
S
×
I
CP
×
345
NBW
= ---------------------------------------
N
上面的“归一化”带宽式不
考虑到阻尼因子或效应
第二个极点。但是，它提供了一个有用的
近似的过滤性能。
环路阻尼因子的计算方法如下：
375
×
I
CP
×
C
S
625
阻尼因数= R
S
×
----------------------------------------
-
N
其中：
R
S
电阻环路滤波器=值（欧姆）
I
CP
=电荷泵电流（安培）
（参考电荷泵电流表，下同）
在上述表中所示，N =水晶乘法器
C
S
电容C =价值
1
在环路滤波器（法拉）
作为一般规则，下面的关系应该是
C成分之间保持
1
和C
2
在环路
过滤器：
C
P
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。 （可选串联端接电阻
未在外部元件示意图所示）。
去耦电容
对于任何高性能的混合信号IC，该
ICS2059-02必须从系统电源隔离
电源噪声，以达到最佳性能。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。对
对干扰系统电源噪声进一步后卫，
该ICS2059-02应该使用一个共同的连接
在PCB电源层上的图中所示
下一页。铁氧体磁珠和大容量电容的帮助
减少供应那个可以较低频率的噪声
导致输出时钟的相位调制。
推荐电源连接
为优化设备性能
在V D D P
onnection至3.3V
P流ER P通道
铁素体
珠子
在V D D P
=
-----
-
20
C
S
B天狗 ecoupling apacitor
（如1 ？F的钽）
在V D D P
电荷泵电流表
0.01
F ecoupling apacitors
R
SET
1.4 M
680 k
540 k
120 k
电荷泵电流
(I
CP
)
10
A
20
A
25
A
100
A
晶体负载电容
该器件晶振连接应包括垫
小电容器从X1到地面和从X2到
地，示出为C
L
在外部元件
原理图。这些电容器用于调节
电路板的寄生电容相匹配的名义上
所需的晶体负载电容。由于负载
电容只能在此修整增加
过程中，要保持杂散电容到是很重要的
最低用很短的PCB走线（无孔）
一直晶体和器件。
特别注意事项必须选择循环进行
C成分
S
和C
P.
这些建议能
在设计辅助工具部分找到
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