ICS1887
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
引脚名称
VSS
TXOFF
2
CD-
TX +
TX ±
VSS
IPRG1
RX ±
RX +
磅
LOCK
RD4
RD3
VSS
RD2
RD1
RD0
RCLK
VDD
REF_IN
REF_OUT
VDD
TCLK
TD0
TD1
TD2
TD3
TD4
TYPE
TTL兼容
TTL兼容
1
PECL
PECL
描述
负电源电压
发送器关*
载波检测输入*
正发送串行数据输出
负发送串行数据输出
负电源电压
PECL输出级电流设定（TX ）
负接收串行数据输入
积极接收串行数据输入
环回模式选择*
锁定检测输出
恢复的数据输出4
恢复的数据输出3
负电源电压
恢复的数据输出2
恢复的数据输出1
恢复的数据输出0
恢复的接收时钟输出
正电源电压
积极的参考时钟/晶振输入
消极的参考时钟/晶振输出
正电源电压
发送时钟输出
发送数据输入0
传输数据输入1
发送数据输入2
发送数据输入3
发送数据输入4
PECL
PECL
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
TTL兼容
*低电平输入有效。
注意：
1.正在运行的生产变化将作出此输入在1996年6月的时间内将其转换
从TTL兼容PECL的输入更为匹配的应用程序的要求。看
代入
ICS1887
对于AMD PDR & PDT
申请注意获取更多信息。
2.该引脚的前身是用于循环定时操作。如果你的设计没有使用循环时间，这
改变不影响你。如果你的应用程序需要循环时间，请联系ICS 。
2
ICS1887
输入引脚说明
并行传输数据（ TD0 .. TD4 ）
五位TTL兼容的数字输入，接收
该
ICS1887
在TCLK的上升沿。高阻抗
输入驱动器连接至串行的NRZ到NRZI转换器。在
环回测试模式中，该NRZI数据被多路复用到
该器件的时钟恢复部分的输入。
接收时钟（ RCLK ）
可将25 MHz数字时钟恢复与内部时钟
恢复PLL 。在环回模式下，该时钟是由回收
发送数据。
锁/损失检测（ LOCK ）
设置为高时，时钟恢复PLL锁定到
输入的数据。设置为低时，没有输入数据，这
又使PLL的自由动作。这个信号可以用来
显示或'报警'下一阶段收到的来电
串行数据已停止。
ECL差分接收数据输入（ RX + & RX- ）
从接收时钟恢复和数据再生
缓冲从该PECL输入驱动。在环回测试 -
荷兰国际集团模式下，该输入被忽略。
输出说明
为TX的差分驱动器
±
是当前模式，是DE-
签来驱动电阻端接在互补
时尚。输出仅吸电流，与量
通过吸收电流可编程
IPRG1
引脚。水槽
电流等于四倍IPRG1电流。对于大多数
应用程序，一个910Ω的电阻从VDD到IPRG1将设置
到所需的精确度的电流。
在TX ±引脚是不能外包的电流，所以V
OH
必须
通过的戴维宁端接电阻的比值设定
这些线路。 R 1是一个上拉电阻器，从所连接的
PECL输出到VDD 。 R 2是一个下拉电阻器连接
从PECL输出到VSS。 R1和R2是在电
从交流的角度看是平行的。如果我们选择一个目标阻抗
50Ω为我们传输线阻抗， 62Ω的一个值的
R1和300Ω的R2的值会产生戴维南
50Ω和Ⅴ的等效特性阻抗
OH
价值
V的
DD
-.88伏，与PECL电路兼容。
要设置V的值
OL
我们必须确定我的值
PRG
那
将导致输出FET的下沉适当的电流。我们
渴望V
OL
为V
DD
-1.81或更高。建立一个灌电流
19毫安将通过我们的产量保证本
终端电阻。因为这是由一个4/1的电流控制
镜子， 4.75毫安到我
PRG
应该将此电流正常。一
从V 910Ω电阻
DD
到我
PRG
应该很好地工作。
载波检测（ CD ）
低电平有效输入，强制VCO自由运行。上
接收输入信号的损失（例如，从一个光学用于─
电换能器） ，内部锁相环将
自由运行在选定的工作频率。此外，当
有效， CD将设置锁定输出低电平。
关闭发射机（ TXOFF ）
低电平有效的输入，当低，迫使TX +低
TX-高。当高，数据通过TX +和TX-
不受影响。该输入具有内部上拉电阻。
环回模式（ LB ）
有源低投入导致的时钟恢复PLL来
操作使用的发送输入数据的参考，而忽略
接收RX
±
数据。用于系统环回测试。
外部晶体或参考时钟
（ REF_IN和REF_OUT ）
这个振荡器的输入可以从一个基本的驱动
模式晶体或稳定的参考。对于任何一种方法，所述REF-
erence频率为25.00兆赫。
输出引脚说明
ECL差分数据发送（TX +和TX- ）
此差分输出被转换的TD [ 0..4 ]的串行数据。这
在环回模式下输出仍然有效。
传输时钟（ TCLK ）
使用并行处理器TTL兼容25 MHz的时钟
发射器的时钟进行发送数据。这个时钟可以
从任一个独立的时钟源，或从来自
恢复的数据时钟（系统循环时间模式）。
并行接收数据（ RD0 .. RD4 ）
从串行衍生再生5位并行数据
数据输入。在环回模式下，该数据是从再生
发送数据。这个数据被相位对齐与负
RCLK时钟输出的边缘。
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