集成
电路
系统公司
ICS1524
双输出相控SSTL_3 / PECL时钟发生器
概述
该
ICS1524
是一种低成本，极高性能
频率发生器和相控时钟synthe-
分级机。它非常适合于相控时钟
合成和分布以及行同步和
同步锁相信号的应用。
该
ICS1524
提供了两个信道时钟相位CON组
受控的输出; CLK和DPACLK 。这两个输出
通道有两个250 MHz的差分PECL和150
兆赫SSTL_3单端输出引脚。在CLK输出
信道具有固定的相位关系到PLL的输入
和DPACLK使用动态相位调整税务局局长
cuitry以允许相对于输入时钟相位的控制
信号。
或者，在CLK输出可以在半小时运作
率和相位与DPACLK通道对齐，烯
复用模拟到数字的abling多路分解
转换器。在FUNC引脚提供要么regener-
从锁相环ated输入（PLL）的分频器
链输出或再同步和锐化输入
HSYNC 。
先进的PLL利用自己的内部编程
梅布尔反馈分压器或外部分压器，并
由标准予编程
2
C总线串行接口。
特点
宽广的输入频率范围
8 kHz至100 MHz的
250 MHz的平衡差分PECL输出
150 MHz的单端SSTL_3时钟输出
动态相位调整（ DPA ）的DPACLK
输出
软件控制相位调整
360
o
调整下降到1/64时钟
增量
外部或内部的环路滤波器的选择
采用3.3 VDC输入是5V兼容。
I
2
C总线串行接口运行在任低速
（100千赫）或高速（400千赫） 。
硬件和软件PLL锁定检测
应用
通用频率合成
液晶显示器和投影
同步锁相多个视频系统
框图
环
滤波器
引脚配置
VDDD
VSSD
SDA
SCL
PDEN
EXTFB
HSYNC
EXTFIL
XFILRET
VDDA
VSSA
OSC
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
OSC
I
2
C
DPACLK
DPACLK +/-
FUNC
24引脚300密耳SOIC
I C - bus是Philips Corporation的商标。
ICS1524 C版本2003年1月31日
ICS保留随时修改在本标识的设备数据的权利
出版，恕不另行通知。 ICS建议其客户获得
所有设备数据的最新版本，以确认任何信息所依赖
一旦由客户是当前和准确。
2
ICS1524
HSYNC
CLK
CLK +/-
IREF
CLK +
（ PECL ）
CLK “
（ PECL ）
DP
ACLK + （ PECL ）
DP
ACLK- （ PECL ）
VSSQ
VDDQ
DP CLK （ SSTL ）
A
CLK
（ SSTL ）
FUNC
（ SSTL ）
LOCK / REF （ SSTL ）
I
2
CADR
ICS1524
引脚说明
PI N无。
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
P I N NAME
VDDD
VS S.D。
SDA
SCL
P DEN
EXTF B
HS YNC
EXTF I L
XF我LRET
VDDA
VS S A
OS C
I
2
ADR
LOCK / REF
F UNC
CLK
DPACLK
VDDQ
VS S Q
DPACLK-
DPACLK +
CLK “
CLK +
I REF
TYPE
P WR
P WR
我N / OUT
IN
IN
IN
IN
IN
IN
P WR
P WR
IN
IN
SSTL
SSTL
SSTL
SSTL
P WR
P WR
PECL
PECL
PECL
PECL
IN
DESCRI PTI ON
数字电源
数字地
SE R I A L D A T A
SE R I A L C L C k的
PFD简A B L E
前T E R N A L F E E D B A C K
水平同步
外部滤波器
外部滤波器的回报
模拟电源
模拟地
振荡器
I
2
C A D ，D R ê S S小
罗C k的I N D I C A T O服务-R / R é é F 简权证
富N c个吨I O N 2 O ü吨P UT
像素clockt
DPA延迟时钟
输出驱动器电源
输出驱动器地
DPA延迟PECL时钟 -
DPA延迟PECL时钟+
PECL时钟 -
PECL时钟+
参考电流
OMME NT S
3. 3V吨迪GI吨的升发E （C T）我ONS
地面数字部分
I
2
C总线
1
I
2
C总线
1
暂停电荷泵
1
外部分频器输入到PFD
1
时钟输入到PLL
1
外部PLL环路滤波器
外部PLL环路滤波器的回报
3. 3V F或a为Na L OG C I R C UI吨R
地面模拟电路
我nputfromcrystaloscill atorpackage
1, 2
芯片的I
2
C类地址选择
低= 4DH读，写4通道
高= 4FH读，写4EH
显示PLL或DPA锁定或REF输入
SSTL_3选择HSYNC输出
无延迟SSTL_3时钟
DPA延迟SSTL_3时钟
3.3V VDD输出驱动器
接地输出驱动器
DPA延迟倒PECL时钟开漏。
DPA延迟PECL时钟
非反相延迟PECL时钟
无延迟PECL时钟
参考电流PECL输出
漏极开路。
漏极开路。
漏极开路。
注意事项：
1.这些LVTTL输入为5 V容限。
2.如果连接未使用的接地。
ICS1524 C版本2003年1月31日
4
ICS1524
I
2
寄存器C地图汇总
注册
指数
0h
名字
输入控制
ACCESS
读/写
位名称
PDEN
PD_POL
REF_POL
FBK_POL
FBK_SEL
Func_Sel
EnPLS
ENDLS
1h
环控制
R / W *
PFD0-2
版权所有
PSD0-1
版权所有
2h
3h
器反馈股利0
FDBK 1区
R / W *
R / W *
FBD0-7
FBD8-11
版权所有
4h
DPA偏移
读/写
DPA_OS0-5
版权所有
Fil_Sel
5h
DPA控制
R / W ** DPA_Res0-1
Metal_Rev
6h
输出使
读/写
OE_Pck
OE_Tck
OE_P2
OE_T2
OE_F
Ck2_Inv
Out_Scl
7h
Osc_Div
读/写
Osc_Div 0-6
在-SEL
8h
RESET
写
DPA
PLL
10h
11h
12h
芯片版本
芯片版本
Rd_Reg
读
读
读
芯片版本
芯片版本
DPA_Lock
PLL_LOCK
版权所有
位＃
0
1
2
3
4
5
6
7
0-2
3
4-5
6-7
0-7
0-3
4-7
0-5
6
7
0-1
2-7
0
1
2
3
4
5
6-7
0-6
7
0-3
4-7
0-7
0-7
0
1
2-7
RESET
价值
1
相位检测的使
0
0
0
0
0
1
0
0
0
0
0
FF
F
0
0
0
1
3
0
1
1
1
1
1
0
0
0
1
x
x
18
01
不适用
不适用
0
外部参考极性
外部反馈极性
外部反馈选择
功能输出选择
描述
（ 0 =禁用1 =启用）
（ 0 =正边沿， 1 =负边沿）
（ 0 =正边沿， 1 =负边沿）
（ 0 =内部反馈， 1 =外部）
（ 0 =恢复HSYNC ， 1 =输入HSYNC ）
（ 0 =禁用1 =启用）
（ 0 =禁用1 =启用）
相位检测器输入选择
启用PLL锁定/参考状态输出
启用DPA锁定/参考状态输出
鉴相器增益
版权所有
后分频器分频
版权所有
PLL反馈分频器最低有效位（ 0-7位） *
PLL反馈分频器最高位（ 8-11位） *
版权所有
动态相位定位偏移
版权所有
环路滤波器选择
DPA解决方案
(0 = /2, 1 = /4, 2 = /8, 3 = /16)
（ 0 =外部， 1 =内部）
（0 = 16的延迟元件，1 = 32 ， 2 =保留，3 = 64）
金属掩膜修订号
输出使能为PECL DPACLK
输出使能STTL_3 DPACLK
输出使能为PECL CLK
输出使能STTL_3 CLK
输出使能STTL_3 FUNC
（ 0 =高阻， 1 =启用）
（ 0 =高阻， 1 =启用）
（ 0 =高阻， 1 =启用）
（ 0 =高阻， 1 =启用）
（ 0 =高阻， 1 =启用）
选择未延迟的CLK （1）或DPA延迟CLK / 2（0）上CLKX引脚
SSTL DPACLK （引脚17 ）洁牙机（ 0 = 1 ÷ 1 = 2 ÷ 2 = ÷ 4 = 3 ÷8 ）
振荡器分频系数
版权所有
写XA六角复位DPA和负荷工作寄存器5
5X写入十六进制复位PLL和负载工作寄存器1-3
芯片版本17 （十六进制）
芯片版本C2十六进制
DPA锁定状态
PLL锁定状态
版权所有
（ 0 =解锁， 1 =锁定）
（ 0 =解锁， 1 =锁定）
*标识双缓冲寄存器。工作寄存器中的软件复位PLL加载。
**标识双缓冲寄存器。工作寄存器中的软件复位DPA加载。
5
ICS1524 C版本2003年1月31日
QQ：2881677436 复制
