ICS1523
视频时钟合成器与我
2
C可编程延迟
概述
该ICS1523是一种低成本，高性能的
频率发生器。它非常适合于普通
目的相控时钟合成以及
行同步和同步锁相高分辨率视频
应用程序。采用IDT公司先进的低电压
CMOS混合模式技术， ICS1523是
有效的相控时钟合成器，也
支持视频投影机和显示器的分辨率
从VGA到UXGA之外。
该ICS1523提供时钟输出的微分
（ 250兆赫）和单端（ 150 MHz）的格式。
动态相位调整（ DPA ）让我
2
C控制
输出时钟的相位相对于输入的同步
信号。第二，半速设定的输出，可以
单独启用允许这样的应用，
时钟的模拟 - 数字转换器。在FUNC引脚
提供无论是再生从输入
锁相环（PLL）的分频器链输出，或
被削尖的施密特后输入HSYNC
触发。这两个信号然后由DPA延迟。
先进的PLL利用自己的内部
可编程反馈分频器或外部分压器。
无论是内部还是外部环路滤波器是软件
可选。海岸输入引脚禁止PLL的
充泵，造成设备闲置在当前
速度为很短的时间，如垂直
消隐间隔。
该装置是由一个标准的I编程
2
C总线
串行接口，并提供24引脚，宽
小外形集成电路（ SOIC ）封装。
特点
低抖动
宽输入频率范围
15.734千赫至100兆赫
PECL差分输出
高达250 MHz
SSTL_3单端时钟输出
高达150 MHz
动态相位调整（ DPA）的所有输出
I
2
来进行控制相位调整
全时钟周期下降到一个时钟的1/64
双缓冲控制寄存器
内部或外部环路滤波器的选择
海岸输入可禁用电荷泵
3.3 VDD
5伏容限输入
行业标准I
2
C总线编程接口
通过我PLL锁定检测
2
C或LOCK / REF引脚输出
24引脚300密耳SOIC封装
提供无铅封装
应用
频率合成
液晶显示器，视频投影机和等离子显示器
同步锁相多个视频子系统
引脚配置
ICS1523功能框图
外部环路滤波器（可选）
OSC
HSYNC
I
2
C I /女
CLK
CLK/2
FUNC
24引脚SOIC
MDS ICS1523
集成设备技术有限公司
1
技术支持： www.idt.com/go/clockhelp
修订版052407
ICS1523
视频时钟合成器与我
2
C可编程延迟
第1节
操作说明
图1-1
PLL功能模块
1.1命名约定
0xY =寄存器指数Y（十六进制）
0xY ： Z =寄存器指数Y（十六进制） ，位位Z
0xY位：Z Q =寄存器指数Y（十六进制） ，位Z到Q
1.2概述
该ICS1523是一种通用的，高性能的，
I2C可编程时钟发生器。它还地址
严格的图形系统行锁定和同步锁相
应用程序，并提供所要求的时钟信号
高性能的模拟 - 数字转换器。
包括的是一个锁相环（PLL），与一个以上
500MHz的电压控制振荡器（VCO ） ，一个动态
相位调整为（ DPA）输出时钟用
可编程的相位延迟相对于所述输入
HSYNC 。这种延迟会出现在所有PLL输出，包括
差（ PECL ）和单端（ SSTL_3 ）
高速时钟输出和FUNC输出。
该ICS1523在正常工作的能力行锁定
与水平同步输入或在频率合成方式
模式与OSC输入与7位输入分频器。看
第6节， “ OSC分频器和REF ”
1.4压控振荡器（ VCO ）
在ICS1523的心脏是一个VCO 。该VCO的速度
由环路滤波器电路上的电压来控制。这
电压通过电荷泵（CP）和意志控制
进一步在本节后面介绍。
1.3锁相环（PLL）的
该锁相环具有非常宽的输入频率
范围（ 8千赫至100兆赫） 。不仅是ICS1523的
优异的，一般用途的时钟合成器，但它是
还能够行锁定操作。
1.5电荷泵（ CP ）和滑行输入
该CPEN位和滑行输入引脚使能和
根据需要禁用电荷泵。请参见注册
0 ： 7-6 。这是为保持正确的速度时钟
在没有可靠的HSYNC输入和输出是
有用的用于跳过垂直消隐间隔。这些
间隔可以有双重锯齿频率或脉冲
即使是完全缺失的水平同步脉冲。该
电荷泵是异步和禁用
同步地对第二输入重新启用的HSYNC
禁止信号后变为无效。
1.6 VCO分频器（ VCOD ）
该VCO的时钟输出通过VCO率先通过
分频器（ VCOD ） 。该VCOD允许压控振荡器操作
以更高的速度比所需的输出时钟。该
VCOD对输出时钟的速度没有影响，
但它增加了VCO的频率，从而减少了
抖动和介于100至500允许压控振荡器操作
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C可编程延迟
兆赫即使在低输出频率是required.The
在VCOD的输出是全速输出频率
可见在CLK引脚。
1.11 OSC输入
高频振荡器输入引脚，具有7位用户
可编程分频器。 OSC也可以选择为
环路的输入，允许所述环从任何操作
相应的，单端时钟源，通常是水晶
振荡器。
1.7动态相位调整（ DPA ）
该VCOD输出时钟，然后通过所述DPA发送
相位调整相对于输入的HSYNC作为
还有12位的内部反馈分频器。一
外部分压器可交替使用，它的输出
必须输入在EXTFB销。反馈分压器
控件多少个时钟的每个周期期间被看见
的输入参考。
在DPA允许之间的一个可编程延迟
输入的HSYNC到时钟以及FUNC输出，相对
对一个子像素的基础上对输入的HSYNC信号。延迟
长达一个时钟周期是可编程的：见注6
in
第5节“寄存器组详细信息”
了解更多
信息。
1.12 FUNC输出
无论是空调的HSYNC输入或输出循环
（恢复HSYNC ）可在FUNC引脚，
对准的输出时钟。
1.13逻辑输入
该ICS1523采用低电压TTL （ LVTTL ）输入
这是5V兼容，如最符合VESA标准
HSYNC和VSYNC信号。
1.8反馈分频器（ FD）和FUNC
12位FD控制多少个时钟都见过
连续HSYNCs之间。
每HSYNC的时钟数是FB + 8
在FD的输出是4 CLK宽，高有效信号
所谓的FUNC 。该FUNC信号与排列
经由所述DPA的输出时钟和拟使用的
该系统中，以替换所述HSYNC的输入，
这是在-确定的质量与未对齐
与该输出时钟。另外，后
施密特触发器的HSYNC信号也可以是DPA
延迟，然后输出在FUNC引脚。看到为0x0 ： 5 。
1.14输出驱动器
该ICS1523也有SSTL_3 （ EIA / JESD8-8 ）和
低电压PECL （正ECL ）输出，操作过
3.3 V电源电压。
该SSTL_3和差分PECL输出驱动器驱动器
电阻端接或传输线。在较低的
时钟频率， SSTL_3输出可以是
操作未结束。看
第9条， “输出
终止“
1.15上电复位检测（ POR ）
该ICS1523具有自动上电复位电路，这意味着它
自行复位如果电源电压低于
大约1.8 V的阈值无需外部
需要连接到一个复位信号。
1.9相位频率检测器（ PFD ）
PFD上的FUNC信号与所选择的
输入下面描述并通过控制所述过滤器电压
启用和禁用电荷泵。充电
泵具有可编程电流驱动器，将输出
和吸收电流适当，以保持输入和
在FUNC输出一致。
1.16 I
2
C总线串行接口
该ICS1523采用5 V容限，行业标准
I
2
C总线串行接口，运行在任意低速
（100千赫）或高速（400千赫） 。该接口使用
12索引寄存器：一个是只写， 8个读/写，
和三个只读寄存器。
两个ICS1523设备可根据要处理的
在I2CADR引脚的状态。当该引脚为低电平时，
读地址是4DH和写地址是4CH 。
当该引脚为高电平时，读出地址是4FH和
写地址是4EH 。看
第11条， “编程” 。
1.10 HSYNC和REF输入
一项所述的工艺流程图2可能的输入是水平同步（引脚7） 。
HSYNC是通过一个高性能的空调
施密特触发器。这个预处理水平同步信号，
叫REF时，被设置为与基准信号
短过渡时间。 REF可以在引脚14输出。
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第2节
针
号
1
2
3
4
5
6
7
8
9
10
11
12
13
引脚说明
TYPE
动力
动力
IN / OUT
IN
IN
IN
IN
IN
IN
动力
动力
IN
IN
描述
数字电源
数字地
串行数据
串行时钟
电荷泵启用
在外部反馈
水平同步
外部滤波器
外部滤波器的回报
模拟电源
模拟地
振荡器
I
2
C类地址
I
2
C- bus数据
I
2
C总线时钟
启用\\禁用电荷泵
外部反馈分频器输入
时钟输入到PLL
外部环路滤波器
外部环路滤波器的回报
3.3 V的模拟电路
地面模拟电路
投入振荡器或其他高
频率输入
芯片的I
2
C类地址选择
低= 4DH读，写4通道
高= 4FH读，写4EH
REF （施密特空调HSYNC ）或
PLL锁定输出
4时钟输出之间选择
宽，高有效HSYNC般的输出，
和施密特触发器滤波HSYNC
输出驱动器为半速时钟
输出驱动器全速时钟
3.3 V输出驱动器
接地输出驱动器
PECL驱动器全速时钟
PECL驱动半速时钟
参考电流PECL输出
1&2
1
1
1
1
1
评论
3.3 V至数字部分
笔记
引脚名称
VDDD
VSSD
SDA
SCL
COAST
EXTFB
HSYNC
EXTFIL
XFILRET
VDDA
VSSA
OSC
I
2
CADR
14
15
LOCK / REF
FUNC
SSTL
_
3 OUT
SSTL
_
3 OUT
锁定/参考
功能输出
16
17
18
19
20
21
22
23
24
CLK/2
CLK
VDDQ
VSSQ
CLK “
CLK +
CLK/2–
CLK/2+
IREF
SSTL
_
3 OUT
SSTL
_
3 OUT
动力
动力
OD OUT
OD OUT
IN
像素时钟/ 2输出
像素时钟输出
输出驱动器电源
输出驱动器地
像素时钟输出
像素时钟/ 2输出
参考电流
注1：这些LVTTL输入是可承受5V电压。
注2 ：如果连接到未使用的接地。
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第3节
功能框图
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（X ）表示针数
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2
C可编程延迟
概述
该ICS1523是一种低成本，高性能的
频率发生器。它非常适合于普通
目的相控时钟合成以及
行同步和同步锁相高分辨率视频
应用程序。使用ICS的先进的低电压
CMOS混合模式技术， ICS1523是
有效的相控时钟合成器，也
支持视频投影机和显示器的分辨率
从VGA到UXGA之外。
该ICS1523提供时钟输出的微分
（ 250兆赫）和单端（ 150 MHz）的格式。
动态相位调整（ DPA ）让我
2
C控制
输出时钟的相位相对于输入的同步
信号。第二，半速设定的输出，可以
单独启用允许这样的应用，
时钟的模拟 - 数字转换器。在FUNC引脚
提供无论是再生从输入
锁相环（PLL）的分频器链输出，或
被削尖的施密特后输入HSYNC
触发。这两个信号然后由DPA延迟。
先进的PLL利用自己的内部
可编程反馈分频器或外部分压器。
无论是内部还是外部环路滤波器是软件
可选。海岸输入引脚禁止PLL的
充泵，造成设备闲置在当前
速度为很短的时间，如垂直
消隐间隔。
该装置是由一个标准的I编程
2
C总线
串行接口，并提供24引脚，宽
小外形集成电路（ SOIC ）封装。
特点
低抖动
宽输入频率范围
15.734千赫至100兆赫
PECL差分输出
高达250 MHz
SSTL_3单端时钟输出
高达150 MHz
动态相位调整（ DPA）的所有输出
I
2
来进行控制相位调整
全时钟周期下降到一个时钟的1/64
双缓冲控制寄存器
内部或外部环路滤波器的选择
海岸输入可禁用电荷泵
3.3 VDD
5伏容限输入
行业标准I
2
C总线编程接口
通过我PLL锁定检测
2
C或LOCK / REF引脚输出
24引脚300密耳SOIC封装
提供无铅封装
应用
频率合成
液晶显示器，视频投影机和等离子显示器
同步锁相多个视频子系统
引脚配置
ICS1523功能框图
外部环路滤波器（可选）
OSC
HSYNC
I
2
C I /女
CLK
CLK/2
FUNC
24引脚SOIC
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525马街，圣何塞，加利福尼亚95126
电话：（ 408 ） 297-1201
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第1节
操作说明
图1-1
PLL功能模块
1.1命名约定
0xY =寄存器指数Y（十六进制）
0xY ： Z =寄存器指数Y（十六进制） ，位位Z
0xY位：Z Q =寄存器指数Y（十六进制） ，位Z到Q
1.2概述
该ICS1523是一种通用的，高性能的，
I2C可编程时钟发生器。它还地址
严格的图形系统行锁定和同步锁相
应用程序，并提供所要求的时钟信号
高性能的模拟 - 数字转换器。
包括的是一个锁相环（PLL），与一个以上
500MHz的电压控制振荡器（VCO ） ，一个动态
相位调整为（ DPA）输出时钟用
可编程的相位延迟相对于所述输入
HSYNC 。这种延迟会出现在所有PLL输出，包括
差（ PECL ）和单端（ SSTL_3 ）
高速时钟输出和FUNC输出。
该ICS1523在正常工作的能力行锁定
与水平同步输入或在频率合成方式
模式与OSC输入与7位输入分频器。看
第6节， “ OSC分频器和REF ”
1.4压控振荡器（ VCO ）
在ICS1523的心脏是一个VCO 。该VCO的速度
由环路滤波器电路上的电压来控制。这
电压通过电荷泵（CP）和意志控制
进一步在本节后面介绍。
1.3锁相环（PLL）的
该锁相环具有非常宽的输入频率
范围（ 8千赫至100兆赫） 。不仅是ICS1523的
优异的，一般用途的时钟合成器，但它是
还能够行锁定操作。
1.5电荷泵（ CP ）和滑行输入
该CPEN位和滑行输入引脚使能和
根据需要禁用电荷泵。请参见注册
0 ： 7-6 。这是为保持正确的速度时钟
在没有可靠的HSYNC输入和输出是
有用的用于跳过垂直消隐间隔。这些
间隔可以有双重锯齿频率或脉冲
即使是完全缺失的水平同步脉冲。该
电荷泵是异步和禁用
同步地对第二输入重新启用的HSYNC
禁止信号后变为无效。
1.6 VCO分频器（ VCOD ）
该VCO的时钟输出通过VCO率先通过
分频器（ VCOD ） 。该VCOD允许压控振荡器操作
以更高的速度比所需的输出时钟。该
VCOD对输出时钟的速度没有影响，
但它增加了VCO的频率，从而减少了
抖动和介于100至500允许压控振荡器操作
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视频时钟合成器与我
2
C可编程延迟
兆赫即使在低输出频率是required.The
在VCOD的输出是全速输出频率
可见在CLK引脚。
1.11 OSC输入
高频振荡器输入引脚，具有7位用户
可编程分频器。 OSC也可以选择为
环路的输入，允许所述环从任何操作
相应的，单端时钟源，通常是水晶
振荡器。
1.7动态相位调整（ DPA ）
该VCOD输出时钟，然后通过所述DPA发送
相位调整相对于输入的HSYNC作为
还有12位的内部反馈分频器。一
外部分压器可交替使用，它的输出
必须输入在EXTFB销。反馈分压器
控件多少个时钟的每个周期期间被看见
的输入参考。
在DPA允许之间的一个可编程延迟
输入的HSYNC到时钟以及FUNC输出，相对
对一个子像素的基础上对输入的HSYNC信号。延迟
长达一个时钟周期是可编程的：见注6
in
第5节“寄存器组详细信息”
了解更多
信息。
1.12 FUNC输出
无论是空调的HSYNC输入或输出循环
（恢复HSYNC ）可在FUNC引脚，
对准的输出时钟。
1.13逻辑输入
该ICS1523采用低电压TTL （ LVTTL ）输入
这是5V兼容，如最符合VESA标准
HSYNC和VSYNC信号。
1.8反馈分频器（ FD）和FUNC
12位FD控制多少个时钟都见过
连续HSYNCs之间。
每HSYNC的时钟数是FB + 8
在FD的输出是4 CLK宽，高有效信号
所谓的FUNC 。该FUNC信号与排列
经由所述DPA的输出时钟和拟使用的
该系统中，以替换所述HSYNC的输入，
这是在-确定的质量与未对齐
与该输出时钟。另外，后
施密特触发器的HSYNC信号也可以是DPA
延迟，然后输出在FUNC引脚。看到为0x0 ： 5 。
1.14输出驱动器
该ICS1523也有SSTL_3 （ EIA / JESD8-8 ）和
低电压PECL （正ECL ）输出，操作过
3.3 V电源电压。
该SSTL_3和差分PECL输出驱动器驱动器
电阻端接或传输线。在较低的
时钟频率， SSTL_3输出可以是
操作未结束。看
第9条， “输出
终止“
1.15上电复位检测（ POR ）
该ICS1523具有自动上电复位电路，这意味着它
自行复位如果电源电压低于
大约1.8 V的阈值无需外部
需要连接到一个复位信号。
1.9相位频率检测器（ PFD ）
PFD上的FUNC信号与所选择的
输入下面描述并通过控制所述过滤器电压
启用和禁用电荷泵。充电
泵具有可编程电流驱动器，将输出
和吸收电流适当，以保持输入和
在FUNC输出一致。
1.16 I
2
C总线串行接口
该ICS1523采用5 V容限，行业标准
I
2
C总线串行接口，运行在任意低速
（100千赫）或高速（400千赫） 。该接口使用
12索引寄存器：一个是只写， 8个读/写，
和三个只读寄存器。
两个ICS1523设备可根据要处理的
在I2CADR引脚的状态。当该引脚为低电平时，
读地址是4DH和写地址是4CH 。
当该引脚为高电平时，读出地址是4FH和
写地址是4EH 。看
第11条， “编程” 。
1.10 HSYNC和REF输入
一项所述的工艺流程图2可能的输入是水平同步（引脚7） 。
HSYNC是通过一个高性能的空调
施密特触发器。这个预处理水平同步信号，
叫REF时，被设置为与基准信号
短过渡时间。 REF可以在引脚14输出。
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