IC61SF25632T / D IC61SF25636T / D
IC61SF51218T/D
文档标题
通过SRAM 8MB SyncBurst流
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0A
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草案日期
3,2002九月
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所附的说明书是由ICSI提供。集成电路解决方案公司保留更改规格的权利和
产品。 ICSI会回答有关设备的问题。如果您有任何疑问，请联系ICSI办事处。
集成电路解决方案公司
SSR020-0A 2002年9月3日
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IC61SF25632T / D IC61SF25636T / D
IC61SF51218T/D
256K ×32 ， 256K ×36 ， 512K ×18
8MB SYNCBURST流throughSRAMs
特点
流穿模式操作。
用户可选的输出驱动强度与XQ模式。
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据和控制
奔腾或线性突发序列控制使用
MODE INPUT
常见的数据输入和数据输出
JEDEC 100引脚TQFP和119引脚PBGA封装
单+ 3.3V ， + 10 ％， - 5 ％，核心供电
掉电贪睡模式
2.5V或3.3V的I / O供电
贪睡模式降低功耗待机
T版（ 3片选）
D版（双片选）
描述
ICSI的8Mb的SyncBurst流体中的SRAM集成了512K X
18 ， 256K ×32或256K ×36的SRAM核心，先进的
同步外围电路和一个2位的数据串计数器。
应用
该ICSI SyncBurst流穿SRAM系列采用高
即使用的是制作速度快，低功耗的CMOS设计
先进的CMOS工艺制造，提供2级缓存的应用
系统蒸发散支持Pentium和PowerPC微处理器
最初，该设备现在发现应用范围从DSP的
总店联网芯片组的支持。
控制
所有同步输入通过一个控制寄存器
正边沿触发的单时钟input.Bursts可以启动
无论使用哪种
ADSP
（地址状态处理器）或
ADSC
（地址
状态缓存控制器）输入引脚。随后一阵AD-
衣服可以内部生成，并由控制
ADV
（突发地址提前）输入引脚。在模式引脚用于选择
突发序列顺序，线性突发时实现该引脚
绑低。当此引脚与交错突发达到
高电平或悬空。
字节写和全局写
写周期是内部自定时的由上升发起
在时钟输入的边缘。写周期可以是从一到四个字节
由写控制inputs.Separate字节宽的控制
使允许写入单个字节。字节写操作
通过使用字节写使能（ BWE ）执行。输入组合
与一种或多种individualbyte写信号（ BWX ） 。此外，
全局写（ GW ）可用于编写所有字节在同一时间，
不管字节写控制。
IOL / IOH驱动强度选项
在XQ引脚允许较高的驱动力之间选择（ XQ
低）的多点总线的应用程序和正常的驱动力
（ XQ浮动或高）点 - 点应用。参见输出
驱动特性图的细节。
贪睡模式
低功耗（贪睡模式），通过断言实现
（高）的ZZ的信号，或通过停止时钟（CK） 。内存
在暂停模式下的数据将被保留。
快速访问时间
符号-6.5
6.5
溢流
t
KQ
至T
KC
7.5
2-1-1-1 I
CC
1
270
-7.5
7.5
8.5
260
-8.5
8.5
10
240
-9.5
9.5
11
230
单位
ns
ns
mA
ICSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们对任何错误概不负责
它可能出现在本出版物中。 版权所有2000年，集成电路解决方案公司
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IC61SF25632T / D IC61SF25636T / D
IC61SF51218T/D
框图
模式
Q0
A0'
CLK
CLK
A0
二进制
计数器
ADV
ADSC
ADSP
Q1
A1'
A1
256Kx32 ; 256Kx36 ;
512Kx18
存储阵列
18/19
16/17
D
Q
18/19
An-A0
地址
注册
CLK
32, 36,
或18
32, 36,
或18
GW
BWE
BWD
(x32/x36)
DQD
字节写
注册
CLK
D
Q
BWB
(x32/x36)
DQC
Q
字节写
注册
CLK
D
BWA
(x32/x36/x18)
DQB
字节写
注册
CLK
D
Q
BWA
(x32/x36/x18)
DQA
Q
字节写
注册
D
CLK
（T ， D） CE
（T ， D） CE2
（T ） CE
2
D
Q
4
启用
注册
CLK
输入
注册
CLK
产量
注册
CLK
OE
32, 36,
或18
DQA - DQD
D
Q
启用
延迟
注册
CLK
OE
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IC61SF25632T / D IC61SF25636T / D
IC61SF51218T/D
引脚配置
119引脚PBGA （顶视图）
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
NC
NC
NC
VCCQ
模式
SA
SA
SA
SA
A1
A0
NC
NC
GND
VCC
NC
NC
A10
SA
SA
SA
SA
SA
SA
100引脚TQFP （D版）
6
7
SA
SA
CE
CE2
BWD
BWC
BWB
BWA
SA
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
SA
SA
2
3
4
5
SA
CE2
SA
NC
DQc3
DQc4
DQc6
DQc8
VCC
DQd2
DQd3
DQd5
DQd7
NC
SA
NC
SA
SA
SA
GND
GND
GND
BWC
GND
NC
GND
BWD
GND
GND
GND
模式
SA
ADSP
ADSC
VCC
XQ
CE
OE
ADV
GW
VCC
CLK
NC
BWE
A1
A0
VCC
SA
SA
SA
SA
GND
GND
GND
BWB
GND
NC
GND
BWA
GND
GND
GND
GND / NC
SA
SA
SA
SA
NC
DQb6
DQb5
DQb4
DQb2
VCC
DQa7
DQa5
DQa4
DQa3
NC
SA
NC
VCCQ
NC
NC
DQb8
DQb7
VCCQ
DQb3
DQb1
VCCQ
DQa8
DQa6
VCCQ
DQa2
DQa1
NC
ZZ
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
GND / NC
VCC
XQ
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
NC
注：球R5无连接是可以接受的
256K ×32
注： 14引脚无连接是可以接受的
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
DQA - DQD
模式
XQ
V
CC
GND
V
CCQ
ZZ
同步数据的输入/输出
突发序列模式选择
输出驱动控制
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
或2.5V
贪睡启用
A2-A17
CLK
ADSP
ADSC
ADV
BWA
-BWd
BWE
GW
CE
， CE2
OE
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IC61SF25632T / D IC61SF25636T / D
IC61SF51218T/D
引脚配置
100引脚TQFP （T版）
SA
SA
CE
CE2
BWD
BWC
BWB
BWA
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
SA
SA
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
GND / NC
VCC
XQ
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
SA
SA
SA
SA
A1
A0
NC
NC
GND
VCC
NC
SA
SA
SA
SA
SA
SA
SA
SA
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCCQ
DQa2
DQa1
NC
注： 14引脚无连接是可以接受的
256K ×32
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
全球同步的写使能
同步芯片使能
OUTPUT ENABLE
DQA - DQD
模式
XQ
V
CC
GND
V
CCQ
ZZ
同步数据的输入/输出
突发序列模式选择
输出驱动控制
+ 3.3V电源
地
隔离输出缓冲器电源： + 3.3V
或2.5V
贪睡启用
A2-A17
CLK
ADSP
ADSC
ADV
BWA
-BWd
BWE
GW
CE,CE2,CE2
OE
集成电路解决方案公司
SSR020-0A 2002年9月3日
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