IC61SF12832
IC61SF12836
文档标题
128K ×32的流量通过SyncBurst SRAM
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0A
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草案日期
备注
九月17,2001
所附的说明书是由ICSI提供。集成电路解决方案公司保留更改规格的权利和
产品。 ICSI会回答有关设备的问题。如果您有任何疑问，请联系ICSI办事处。
集成电路解决方案公司
SSR018-0A
09/17/2001
1
IC61SF12832
IC61SF12836
128K ×32 ， 128K ×36同步
FLOW-通过静态RAM
特点
快速存取时间： 7.5纳秒， 8纳秒， 8.5纳秒， 10纳秒，
和12纳秒
内部自定时写周期
单个字节写入控制和全局写
时钟控制，注册地址，数据
输入和控制信号
奔腾
TM
或线性突发顺序控制
使用MODE输入
三个芯片使简单的深度扩张
和地址流水线
常见的数据输入和数据输出
100引脚TQFP （ JEDEC LQFP ）和
119引脚PBGA封装
单+ 3.3V + 10 ％， - 5 ％电源
掉电贪睡模式
描述
该
ICSI
IC61SF12832和IC61SF12836是高速
同步静态RAM设计为提供一个可破裂的，高
高速网络和通信性能
应用程序。它是由32位或36组织为131,072字
位，与制作
ICSI
先进的CMOS技术。该
器件集成了2位串计数器，高速SRAM
芯和高驱动能力输出到单个单片
电路。所有同步输入通过控制寄存器
由一个正边沿触发的单时钟输入。
写周期是内部自定时的，由发起
时钟输入的上升沿。写周期可以是从1到
4个字节宽的写控制输入作为控制。
单独的字节使能允许写入单个字节。
BW1
控制DQA ，
BW2
控制DQB ，
BW3
控制DQC ，
BW4
控制DQD ，通过调节
BWE
为低。一个低电平
on
GW
输入会引起将要写入的所有字节。
连发可以启动或者
ADSP
（地址状态
处理器）或
ADSC
（地址状态缓存控制器）输入
销。随后一阵地址可以内部产生
由IC61SF12832和由受控
ADV
（突发地址
提前）输入引脚。
在模式引脚用于选择该串序列顺序，
当该引脚连接到低电平线性脉冲串来实现的。交错
当该引脚为高电平或悬空一阵实现。
快速访问时间
符号
t
KQ
t
KC
参数
时钟存取时间
周期
法时频
7.5
7.5
8.5
117
8
8
10
100
8.5
8.5
11
90
10
10
15
66
12
12
15
66
单位
ns
ns
兆赫
ICSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好的产品的权利。我们对任何错误概不负责
它可能出现在本出版物中。 版权所有2000年，集成电路解决方案公司
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集成电路解决方案公司
SSR018-0A
09/17/2001
IC61SF12832
IC61SF12836
引脚配置
119引脚PBGA （顶视图）
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
NC
NC
NC
VCCQ
NC
A10
A11
A14
NC
ZZ
A5
模式
VCC
GND
A13
NC
NC
GND
A0
GND
NC
DQa1
DQd7
GND
A1
GND
DQa3
DQa2
DQd5
GND
BWE
GND
DQa4
VCCQ
DQd3
BW4
NC
BW1
DQa5
DQa6
DQd2
GND
CLK
GND
DQa7
DQa8
VCC
NC
VCC
NC
VCC
VCCQ
DQc8
GND
GW
GND
DQb2
DQb1
DQc6
BW3
ADV
BW2
DQb4
DQb3
DQc4
GND
OE
GND
DQb5
VCCQ
DQc3
GND
CE
GND
DQb6
DQb7
NC
GND
NC
GND
NC
DQb8
A7
A2
VCC
A12
A15
NC
CE2
A3
ADSC
A9
CE2
NC
A6
A4
ADSP
A8
A16
VCCQ
NC
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
GNDQ
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
NC
100引脚LQFP
7
A6
A7
CE
CE2
BW4
BW3
BW2
BW1
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
2
3
4
5
6
NC
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCC
DQa2
DQa1
NC
128K ×32
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
ZZ
GW
OE
DQA - DQD
模式
V
CC
GND
V
CCQ
全球同步的写使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
地
隔离输出缓冲器供应：
+3.3V
贪睡启用
CE， CE2 ，
CE2同步芯片使能
A2-A16
CLK
ADSP
ADSC
ADV
BW1-BW4
BWE
4
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SSR018-0A
09/17/2001
IC61SF12832
IC61SF12836
引脚配置
119引脚PBGA （顶视图）
1
A
VCCQ
B
NC
C
NC
D
DQc1
E
DQc2
F
VCCQ
G
DQc5
H
DQc7
J
VCCQ
K
DQd1
L
DQd4
M
VCCQ
N
DQd6
P
DQd8
R
NC
T
NC
U
VCCQ
NC
NC
NC
NC
NC
VCCQ
NC
A10
A11
A14
NC
ZZ
A5
模式
VCC
GND
A13
NC
DQPd
GND
A0
GND
DQPa
DQa1
DQd7
GND
A1
GND
DQa3
DQa2
DQd5
GND
BWE
GND
DQa4
VCCQ
DQd3
BW4
NC
BW1
DQa5
DQa6
DQd2
GND
CLK
GND
DQa7
DQa8
VCC
NC
VCC
NC
VCC
VCCQ
DQc8
GND
GW
GND
DQb2
DQb1
DQc6
BW3
ADV
BW2
DQb4
DQb3
DQc4
GND
OE
GND
DQb5
VCCQ
DQc3
GND
CE
GND
DQb6
DQb7
DQPc
GND
NC
GND
DQPb
DQb8
A7
A2
VCC
A12
A15
NC
CE2
A3
ADSC
A9
CE2
NC
A6
A4
ADSP
A8
A16
VCCQ
DQPc
DQc1
DQc2
VCCQ
GND
DQc3
DQc4
DQc5
DQc6
GND
VCCQ
DQc7
DQc8
GNDQ
VCC
NC
GND
DQd1
DQd2
VCCQ
GND
DQd3
DQd4
DQd5
DQd6
GND
VCCQ
DQd7
DQd8
DQPd
100引脚LQFP
7
A6
A7
CE
CE2
BW4
BW3
BW2
BW1
CE2
VCC
GND
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
80
1
79
2
78
3
77
4
76
5
75
6
74
7
73
8
72
9
71
10
70
11
69
12
68
13
67
14
66
15
65
16
64
17
63
18
62
19
61
20
60
21
59
22
58
23
57
24
56
25
55
26
54
27
53
28
52
29
51
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
A5
A4
A3
A2
A1
A0
NC
NC
GND
VCC
NC
NC
A10
A11
A12
A13
A14
A15
A16
2
3
4
5
6
DQPb
DQb8
DQb7
VCCQ
GND
DQb6
DQb5
DQb4
DQb3
GND
VCCQ
DQb2
DQb1
GND
NC
VCC
ZZ
DQa8
DQa7
VCCQ
GND
DQa6
DQa5
DQa4
DQa3
GND
VCC
DQa2
DQa1
DQPa
128K X 36
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步处理器地址
状态
同步控制器地址
状态
同步突发地址进展
同步字节写使能
同步字节写使能
ZZ
DQPa - DQPd
GW
OE
DQA - DQD
模式
V
CC
GND
V
CCQ
全球同步的写使能
OUTPUT ENABLE
同步数据的输入/输出
突发序列模式选择
+ 3.3V电源
地
隔离输出缓冲器供应：
+3.3V
贪睡启用
奇偶校验数据的I / O
CE， CE2 ，
CE2同步芯片使能
A2-A16
CLK
ADSP
ADSC
ADV
BW1-BW4
BWE
集成电路解决方案公司
SSR018-0A
09/17/2001
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