【.IBM13M32734CCB32M X 72 1 -银行注册/缓冲SDRAM模块特点 168引脚注】,IC型号IBM13M32734CCB-75AT,IBM13M32734CCB-75AT PDF资料,IBM13M32734CCB-75AT经销商,ic,电子元器件-51电子网

IBM13M32734CCB

32M X 72 1 -银行注册/缓冲SDRAM模块

特点

168引脚注册的8字节双列直插式内存

模块

32Mx72同步DRAM DIMM

性能：

-75A

133

7.5

5.65

100

10.0

5.65

单位

兆赫

DIMM内存CAS延迟

时钟频率

时钟周期

时钟存取时间

用于100MHz至133MHz的应用

输入和输出是LVTTL （ 3.3V ）兼容

3.3V单电源

0.3V电源

单脉冲RAS接口

SDRAM的有四个内部银行

模块有一个物理BANK

完全同步的时钟上升沿

可编程操作：

- DIMM内存CAS延迟时间： 4 （注册模式） ;

- 突发类型：顺序或交织

- 突发长度： 1 ， 2 ， 4 ，8和全页

- 操作：突发读取和写入或多个

突发读与写单

数据掩码字节读/写控制

自动刷新（ CBR）和自刷新

自动和控制预充电命令

挂起模式和掉电模式

12/11/2寻址（行/列/行）

分布在64ms的4096刷新周期

卡大小： 5.25" X 1.70" X 0.157"

镀金触点

在DRAM的TSOP - II型套餐

串行设备检测与写保护

描述

IBM13M32734CCB是注册168引脚同步

异步的DRAM双列直插式内存模块

组织为32Mx72高速的MEM （ DIMM ）

储器阵列。在DIMM采用18 32MX4中的SDRAM

400万TSOP封装。在DIMM达到高

为100MHz和133MHz的的高速数据传输速率

通过采用预取/管道混合架构

该输出数据同步到系统时钟。

在DIMM是用于在应用程序中使用能操作

阿婷在100MHz和133MHz的内存总线速度。

所有的控制和地址信号被重新驱动

通过寄存器/缓冲器的SDRAM器件。

工作在注册模式（雷杰引脚接高电平），

控制/地址输入信号被锁存在

在一个时钟上升沿寄存器和发送到

在时钟边沿以下上升SDRAM器件

（数据访问是由一个时钟延迟）。

相位锁定环（PLL ）上的DIMM来重新

驱动时钟信号到两个SDRAM器件

和寄存器，以减少系统时钟负载。

（ CK0被连接到PLL和CK1 ， CK2 ，和

CK3终止在DIMM ）。采用一个单时钟

使能（ CKE0 ）控制DIMM上的设备，

允许使用的SDRAM掉电模式。

之前的任何访问操作，则设备CAS

延迟和突发类型/长度/操作类型必须

通过地址输入编入DIMM

A0 - A10采用的模式寄存器设置循环。该

DIMM内存CAS延迟时登记的经营

模式是一个时钟晚于该设备的CAS等待时间

由于在地址信号和控制信号被

主频为SDRAM器件。

在DIMM采用串行存在检测imple-

通过使用两个针的IIC串行EEPROM mented

协议。前128个字节的串行PD的数据是

编程和锁定由该DIMM制造

商。最后的128个字节是提供给客

Tomer的，并且可以通过提供一种写保护

高电平到DIMM上的引脚81 。板载上拉

下拉电阻保持这个在写使能模式。

所有IBM 168针的DIMM提供了高性能，

在5.25"长期节省空间的灵活的8字节接口

足迹。

06K7740.H03381

04/00

使用还受到在本文档的末尾的规定。

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IBM13M32734CCB

32M X 72 1 -银行注册/缓冲SDRAM模块

卡大纲

（前） 1

（返回） 85

10 11

94 95

40 41

124 125

168

订购信息

产品型号

IBM13M32734CCB-75AT

组织

32Mx72

时钟周期

（ CL ，T

RCD

, t

)

7.5ns （ 333 ）

存取时间

5.4ns

LEADS

金

维

5.25" X 1.70" X 0.157"

动力

3.3V

使用还受到在本文档的末尾的规定。

06K7740.H03381

04/00

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IBM13M32734CCB

32M X 72 1 -银行注册/缓冲SDRAM模块

引脚说明

CK0 - CK3

CKE0

RAS

CAS

S0, S2

A0 - A9, A11

A10/AP

BA0 ， BA1

时钟输入

时钟使能

行地址选通

列地址选通

写使能

芯片选择

地址输入

地址输入/ Autoprecharge

SDRAM行地址输入

SPD写保护

DQ0 - DQ63

CB0 - CB7

DQMB0 - DQMB7

SCL

SDA

SA0-2

雷杰

数据输入/输出

校验位的数据输入/输出

数据屏蔽

电源（ 3.3V ）

地

无连接

串行存在检测时钟输入

串行存在检测数据输入/输出

串行存在检测地址输入

注册启用

引脚

针＃

前

SIDE

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

CB0

针＃

100

101

102

103

104

105

后

SIDE

DQ32

DQ33

DQ34

DQ35

DQ36

DQ37

DQ38

DQ39

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

CB4

针＃

前

SIDE

CB1

DQMB0

DQMB1

A10/AP

BA1

CK0

针＃

106

107

108

109

110

111

112

113

114

115

116

117

118

119

120

121

122

123

124

125

126

后

SIDE

CB5

CAS

DQMB4

DQMB5

RAS

BA0

A11

CK1

针＃

前

SIDE

DQMB2

DQMB3

CB2

CB3

DQ16

DQ17

DQ18

DQ19

DQ20

针＃

127

128

129

130

131

132

133

134

135

136

137

138

139

140

141

142

143

144

145

146

147

后

SIDE

CKE0

DQMB6

DQMB7

CB6

CB7

DQ48

DQ49

DQ50

DQ51

DQ52

雷杰

针＃

前

SIDE

DQ21

DQ22

DQ23

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

CK2

SDA

SCL

针＃

148

149

150

151

152

153

154

155

156

157

158

159

160

161

162

163

164

165

166

167

168

后

SIDE

DQ53

DQ54

DQ55

DQ56

DQ57

DQ58

DQ59

DQ60

DQ61

DQ62

DQ63

CK3

SA0

SA1

SA2

注意：

所有的引脚分配与所有8个字节的无缓冲的版本是一致的。

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使用还受到在本文档的末尾的规定。

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IBM13M32734CCB

32M X 72 1 -银行注册/缓冲SDRAM模块

框图（银行， X4的SDRAM ）

RS0

RDQMB0

DQ0

DQ1

DQ2

DQ3

DQ4

DQ5

DQ6

DQ7

DQM CS

I / O 0

I / O 1

I / O 2

I / O 3

DQM

I / O 0

I / O 1

I / O 2

I / O 3

DQM

I / O 0

I / O 1

I / O 2

I / O 3

DQM

I / O 0

I / O 1

I / O 2

I / O 3

DQM

I / O 0

I / O 1

I / O 2

I / O 3

DQ36

DQ37

DQ38

DQ39

RDQMB4

DQ32

DQ33

DQ34

DQ35

DQM CS

I / O 0

I / O 1

I / O 2

I / O 3

DQM CS

I / O 0

I / O 1

D10

I / O 2

I / O 3

DQM CS

I / O 0

I / O 1

D11

I / O 2

I / O 3

DQM CS

I / O 0

I / O 1

D12

I / O 2

I / O 3

DQM CS

I / O 0

I / O 1

D13

I / O 2

I / O 3

RDQMB1

DQ8

DQ9

DQ10

DQ11

DQ12

DQ13

DQ14

DQ15

RDQMB5

DQ40

DQ41

DQ42

DQ43

DQ44

DQ45

DQ46

DQ47

注意： DQ的布线可以不同于所描述

在该图中;然而， DQ / DQMB

关系得以维持，如图所示。

CB4

CB5

CB6

CB7

CB0

CB1

CB2

CB3

RS2

RDQMB2

DQ16

DQ17

DQ18

DQ19

DQ20

DQ21

DQ22

DQ23

DQM

I / O 0

I / O 1

I / O 2

I / O 3

DQM

I / O 0

I / O 1

I / O 2

I / O 3

RDQMB6

DQ48

DQ49

DQ50

DQ51

DQ52

DQ53

DQ54

DQ55

DQM CS

I / O 0

I / O 1

D14

I / O 2

I / O 3

DQM CS

I / O 0

I / O 1

D15

I / O 2

I / O 3

串行存在检测

RDQMB3

DQ24

DQ25

DQ26

DQ27

DQ28

DQ29

DQ30

DQ31

DQM CS

I / O 0

I / O 1

I / O 2

I / O 3

RDQMB7

DQ56

DQ57

DQ58

DQ59

DQM CS

I / O 0

I / O 1

D16

I / O 2

I / O 3

SCL

47K

SDA

SA0

SA1

SA2

DQM CS

I / O 0

DQ60

I / O 1

DQ61

D17

I / O 2

DQ62

I / O 3

DQ63

#Unless另有说明，电阻值是22Ω 。

RS0/RS2

RDQMB0 - RDQMB7

BA0 - BA1 ： SDRAM的D0 -D17

RBA0 - RBA1

A0 - A11 ： SDRAM的D0 -D17

RA0-RA11

RRAS

RAS ： SDRAM的D0 - D17

CAS ： SDRAM的D0 - D17

RCAS

CKE ： SDRAM的D0 - D17

RCKE0

RWE

WE： SDRAM的D0 - D17

D0 - D8

S0/S2

DQMB0到DQMB7

BA0-BA1

A0-A11

RAS

CAS

CKE0

10k

雷杰

PCK

PLL

CK0

CK1 ， CK2 ， CK3终止

使用还受到在本文档的末尾的规定。

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IBM13M32734CCB

32M X 72 1 -银行注册/缓冲SDRAM模块

输入/输出功能描述

符号

CK0 - CK3

TYPE

输入

极性

积极

EDGE

活跃

高

功能

系统时钟输入。所有的SDRAM的输入采样，各自关联的上升沿

ated时钟。 CK0驱动PLL 。 CK1 ， CK2 & CK3被终止。

激活SDRAM CK信号时高，停用时， CK信号为低电平。通过deactivat-

荷兰国际集团的钟表， CKE低启动省电模式，待机模式，或自刷新

模式。

CKE0

输入

S0, S2

RAS ， CAS

BA0 ， 1

输入

使相关的SDRAM命令解码器时低，禁用命令

低电平有效的解码器高时。当指令译码器被禁用，新的命令将被忽略，但

以前的行动仍在继续。

低电平有效

—

当采样时钟， CAS ， RAS ，阳性上升沿和我们定义的操作

由SDRAM中执行。

这四个SDRAM银行被激活选择。

在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）时SAM-

PLED在时钟的上升沿。

在读或写命令周期中， A0 -A10定义的列地址（ CA0 - CA9 ， CA11 ）

当在时钟上升沿采样。除了列地址，接入点用于调用

在突发读或写周期的结束autoprecharge操作。如果AP处于高， autoprecharge是

选择和BA0 ， BA1定义要预充电的银行。如果AP处于低， autoprecharge是显示

体健。

在一个预充电命令周期，接入点用于与BA0结合， BA1 ，以控制其

银行（县）预充电。如果AP高，所有银行都将被考虑BA0状态的预充电或

BA1 。如果AP处于低电平，则BA0和BA1用于该银行限定于预充电。

数据和校验位输入/输出引脚。

的数据输入/输出掩码，与一个数据字节相关联，将DQ缓冲器中高

当采样为高阻抗状态。在读模式， DQMB有三个时钟周期的延迟

注册模式，并控制输出缓冲器等的输出使能。在写模式， DQMB

具有一个时钟周期中已注册的模式的等待时间。在这种情况下， DQMB作为一个字节掩码

通过使输入的数据写入，如果它是低，但块的写操作，如果它是高的。

电源线和地线的模块。

活跃

高

该寄存器使能引脚必须保持高电平相应的注册模式操作（信号重新驱动

（注册

到时，时钟上升的SDRAM芯片，并举行有效，直到下一个时钟上升沿）。

模式

启用）

—

活跃

高

这些信号被捆绑在系统平面在V

或V

配置SPD EEPROM 。

这是用于将数据传输进或流出该SPD EEPROM中的一个双向引脚。电阻必须

从SDA班车时间为V连接

以充当上拉。

这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可以连接

从SCL班车时间为V

以充当上拉。

这个信号被拉低DIMM上，使数据被写入到最后一个128字节的

SPD EEPROM 。

输入

A0 - A9, A11

A10/AP

输入

—

DQ0 - DQ63 ，输入

CB0 - CB7输出

—

DQMB0 -

DQMB7

输入

活跃

高

, V

供应

雷杰

输入

SA0 - 2

SDA

SCL

输入

产量

输入

06K7740.H03381

04/00

使用还受到在本文档的末尾的规定。

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