.
初步
特点
IBM0418A4ANLAB IBM0418A8ANLAB
IBM0436A8ANLAB IBM0436A4ANLAB
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
8Mb的： 256K ×36或512K ×18团体
4MB ： 128K ×36或256K ×18团体
0.25μ CMOS技术
同步寄存器，锁存操作模式
与自定时写晚
单差分PECL时钟
+ 3.3V电源，接地， 2.5V V
DDQ
2.5V LVTTL输入和输出电平
注册的地址，写使能，同步的
理性选择，而数据项
锁存输出
通用I / O
30Ω驱动器
异步输出使能和掉电
输入
采用边界扫描JTAG集有限
1149.1功能
字节写入能力&全局写使能
7× 17焊球的球栅阵列封装用
SRAM JEDEC标准引脚和边界
扫描顺序
描述
IBM0436A4ANLAB ， IBM0436A8ANLAB ，
IBM0418A4ANLAB和IBM0418A8ANLAB是
4MB和8MB同步寄存器，锁存模式，
高性能的CMOS静态随机存取
存储器（SRAM ） 。这些SRAM是通用的，
具有宽输入/输出（I / O）接口，并且可以
实现循环时间越短4.5ns 。差
时钟被用于启动读/写操作;
所有的内部操作是自定时的。在上升
在K时钟，所有的地址边，写使能，同步
选择和数据输入信号被注册接口
应受。数据输出与输出寄存器更新
TER值离K个时钟的下降沿。内部
写缓冲器可以写数据按照一个周期
后的地址和控制。该设备是能操作
ated与+ 3.3V单电源供电，为的COM
与兼容2.5V LVTTL I / O接口。
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IBM0418A4ANLAB IBM0418A8ANLAB
IBM0436A8ANLAB IBM0436A4ANLAB
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
初步
X36 BGA引脚
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ19
DQ22
V
DDQ
DQ24
DQ25
V
DDQ
DQ34
DQ33
V
DDQ
DQ31
DQ28
NC
NC
V
DDQ
2
SA
NC
SA
DQ18
DQ20
DQ21
DQ23
DQ26
V
DD
DQ35
DQ32
DQ30
DQ29
DQ27
SA
NC
TMS
3
SA
SA
SA
V
SS
V
SS
V
SS
SBWc
V
SS
NC
V
SS
SBWd
V
SS
V
SS
V
SS
M1*
SA
TDI
4
NC
NC
V
DD
NC
SS
G
NC
NC
V
DD
K
K
SW
SA
SA
V
DD
SA
TCK
5
SA
SA
SA
V
SS
V
SS
V
SS
SBWb
V
SS
NC
V
SS
SBWa
V
SS
V
SS
V
SS
M2*
SA
TDO
6
SA
NC,SA(8Mb)
SA
DQ9
DQ11
DQ12
DQ14
DQ17
V
DD
DQ8
DQ5
DQ3
DQ2
DQ0
SA
NC
NC
7
V
DDQ
NC
NC
DQ10
DQb13
V
DDQ
DQb15
DQb16
V
DDQ
DQ7
DQ6
V
DDQ
DQ4
DQ1
NC
ZZ
V
DDQ
* M1和M2的时钟模式引脚。对于本申请中， M1和M2需要连接到V
DD
和V
SS
分别。
X18 BGA引脚
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ14
NC
V
DDQ
NC
DQ17
V
DDQ
NC
DQ12
V
DDQ
DQ11
NC
NC
NC
V
DDQ
2
SA
NC
SA
NC
DQ15
NC
DQ16
NC
V
DD
DQ13
NC
DQ10
NC
DQ9
SA
SA
TMS
3
SA
SA
SA
V
SS
V
SS
V
SS
SBWb
V
SS
NC
V
SS
NC
V
SS
V
SS
V
SS
M1
SA
TDI
4
NC
NC
V
DD
NC
SS
G
NC
NC
V
DD
K
K
SW
SA
SA
V
DD
NC
TCK
5
SA
SA
SA
V
SS
V
SS
V
SS
NC
V
SS
NC
V
SS
SBWa
V
SS
V
SS
V
SS
M2
SA
TDO
6
SA
NC,SA(8Mb)
SA
DQ0
NC
DQ2
NC
DQ4
V
DD
NC
DQ7
NC
DQ6
NC
SA
SA
NC
7
V
DDQ
NC
NC
NC
DQ1
V
DDQ
DQ3
NC
V
DDQ
DQ8
NC
V
DDQ
NC
DQ5
NC
ZZ
V
DDQ
* M1和M2的时钟模式引脚。对于本申请中， M1和M2需要连接到V
DD
和V
SS
分别。
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初步
IBM0418A4ANLAB IBM0418A8ANLAB
IBM0436A8ANLAB IBM0436A4ANLAB
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
引脚说明
地址输入
SA0 - SA18为512K ×18
SA0 - SA17为256K ×36
SA0 - SA17为256K ×18
SA0 - SA16为128K ×36
数据I / O
DQ0 - DQ17为512K ×18
DQ0 - DQ35为256K ×36
差分输入寄存器时钟
写使能，全球
写使能，一个字节（ DQ0 - DQ8 ）
写使能， BYTE B （ DQ9 - DQ17 ）
写使能，字节C（ DQ18 - DQ26 ）
写使能，字节D（ DQ27 - DQ35 ）
IEEE
1149.1测试输入（ LVTTL电平）
SA0-SA18
TDO
IEEE 1149.1测试输出（ LVTTL电平）
DQ0-DQ35
G
异步输出使能
K, K
SW
SBWa
SBWb
SBWc
SBWd
TMS ， TDI ， TCK
SS
M1, M2
V
DD
V
SS
V
DDQ
ZZ
NC
同步选择
时钟模式输入。选择单或双时钟
操作。
电源（ + 3.3V ）
地
输出电源
同步睡眠模式
无连接
订购信息
产品型号
IBM0436A8ANLAB - 4H
IBM0436A8ANLAB - 5
IBM0436A8ANLAB - 5H
IBM0436A4ANLAB - 4H
IBM0436A4ANLAB - 5
IBM0436A4ANLAB - 5H
IBM0418A4ANLAB - 4H
IBM0418A4ANLAB - 5
IBM0418A4ANLAB - 5H
IBM0418A8ANLAB -4H
IBM0418A8ANLAB -5
IBM0418A8ANLAB -5H
组织
256K ×36
256K ×36
256K ×36
128K X 36
128K X 36
128K X 36
256K ×18
256K ×18
256K ×18
512K ×18
512K ×18
512K ×18
速度
4.5ns访问/ 4.5ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/ 5.5ns周期
4.5ns访问/ 4.5ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/ 5.5ns周期
4.5ns访问/ 4.5ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/ 5.5ns周期
4.5ns访问/ 4.5ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/ 5.5ns周期
LEADS
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
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第24 3
IBM0418A4ANLAB IBM0418A8ANLAB
IBM0436A8ANLAB IBM0436A4ANLAB
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
初步
框图
SBW
REG
SBW
读
REG ADD
WRITE0
REG ADD
WRITE1
REG ADD
SBW0
REG
行译码
SA0-SA18
DOC_MUX0
2 ： 1 MUX
DOC_Array0
读
K
山口解码
读/ WR放大器
LATCH
MATCH1
MATCH
SS
ZZ
写
WR_BUF1
SW
LATCH0
DOC_MUX2
2 ： 1 MUX
SW0
REG
SW1
REG
DOC_MUX1
2 ： 1 MUX
DOC_
DOUT0
G
DQ0-DQ35
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第24 4
WR_BUF0
crlL3325.03
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初步
IBM0418A4ANLAB IBM0418A8ANLAB
IBM0436A8ANLAB IBM0436A4ANLAB
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
SRAM特点
晚写
晚写入功能允许写数据被注册一个周期的地址和控制后。这一功能
TURE从读会写操作时，消除了一个总线周转周期，必要的。晚写
被缓冲的写入地址和数据，以便下一个写操作期间发生，写操作完成
周期。当一个读周期后出现一个写周期，地址和写入数据的信息被存储tempo-
rarily在保持寄存器。在第一个写周期之前的读取周期中， SRAM阵列被更新
从保持寄存器地址和数据。读周期地址进行监控，以确定是否读
数据将要被从SRAM阵列或写入缓冲器供给。 SRAM阵列的旁通发生在
逐字节的基础。当只有一个字节是在写周期写入，从最后写入的地址中读取数据
具有从SRAM阵列的写入缓冲器和剩余字节的新字节的数据。
模式控制
模式控制引脚M1和M2用来选择四种不同的JEDEC标准读协议。该SRAM
支持单一时钟，寄存器锁存操作（ M1 = V
DD
， M2 = V
SS
） 。该数据表描述了单个时钟
只注册锁存功能。模式控制输入端必须设置在上电时，必须在不改变
SRAM的工作。此SRAM被只在寄存器锁存模式进行测试。
睡眠模式
睡眠模式是通过切换的同步信号ZZ的高启用。当SRAM中处于睡眠
模式时，输出为高阻状态和SRAM绘制的待机电流。 SRAM数据将被保留，并一
恢复时间（t
ZZR
）的SRAM恢复正常运行之前需要。
电要求
为了保证最佳的内部调节电源电压， SRAM需要电时间为4μs后
V
DD
到达它的工作温度范围。
上电和断电排序
这些电源必须启动顺序如下： V
DD
, V
DDQ
和输入。掉电
序列必须以相反的顺序。 V
DDQ
不得超过V
DD
超过0.6V 。无特殊的跟踪
电源之间是必需的。
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第24个5
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