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IBM0418A4ACLAA
IBM0436A8ACLAA
IBM0418A8ACLAA
IBM0436A4ACLAA
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
特点
8Mb的： 256K ×36或512K ×18团体
4MB ： 128K ×36或256K ×18团体
0.25微米CMOS技术
同步寄存器，锁存操作模式
与自定时写晚
单差分HSTL时钟
+ 3.3V电源，接地， 2.0伏特最大值
V
DDQ ，
与0.85伏V
REF
HSTL输入和输出电平
注册的地址，写使能，同步的
理性选择，而数据项
锁存输出
通用I / O
异步输出使能和掉电
输入
采用边界扫描JTAG集有限
1149.1功能
字节写入能力&全局写使能
7× 17焊球的球栅阵列封装用
SRAM JEDEC标准引脚和边界
扫描顺序
可编程阻抗输出驱动器
描述
4MB的和8MB SRAM
S
—IBM0436A4ACLAA,
IBM0436A8ACLAA ， IBM0418A4ACLAA和
IBM0418A8ACLAA -是同步的注册纪录
锁存模式中，高性能的CMOS静态随机
DOM存取存储器是通用的，具有广泛的
的I / O ，并且可以实现4.2毫微秒的周期时间。微分
K时钟用于启动读/写操作
和所有的内部操作是自定时的。在利培
在K时钟的边沿，所有的地址，直写
启用，同步选择和数据项注册
在内部。数据前前后后从输出寄存器更新
TER值离K个时钟的下降沿。内部
写缓冲器可以写数据按照一个周期
后的地址和控制。该设备是能操作
ated与+ 3.3V单电源供电，为的COM
兼容与HSTL I / O接口。
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IBM0418A4ACLAA IBM0418A8ACLAA
IBM0436A8ACLAA IBM0436A4ACLAA
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
X36 BGA引脚
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ19
DQ22
V
DDQ
DQ24
DQ25
V
DDQ
DQ34
DQ33
V
DDQ
DQ31
DQ28
NC
NC
V
DDQ
2
SA
NC
SA
DQ18
DQ20
DQ21
DQ23
DQ26
V
DD
DQ35
DQ32
DQ30
DQ29
DQ27
SA
NC
TMS
3
SA
SA
SA
V
SS
V
SS
V
SS
SBWc
V
SS
V
REF
V
SS
SBWd
V
SS
V
SS
V
SS
M1*
SA
TDI
4
NC
NC
V
DD
ZQ
SS
G
NC
NC
V
DD
K
K
SW
SA
SA
V
DD
SA
TCK
5
SA
SA
SA
V
SS
V
SS
V
SS
SBWb
V
SS
V
REF
V
SS
SBWa
V
SS
V
SS
V
SS
M2*
SA
TDO
6
SA
NC ， SA （ 8MB）
SA
DQ9
DQ11
DQ12
DQ14
DQ17
V
DD
DQ8
DQ5
DQ3
DQ2
DQ0
SA
NC
NC
7
V
DDQ
NC
NC
DQ10
DQb13
V
DDQ
DQb15
DQb16
V
DDQ
DQ7
DQ6
V
DDQ
DQ4
DQ1
NC
ZZ
V
DDQ
注意：
* M1和M2的时钟模式引脚。对于本申请中， M1和M2需要连接到V
DD
和V
SS
分别。
X18 BGA引脚
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ14
NC
V
DDQ
NC
DQ17
V
DDQ
NC
DQ12
V
DDQ
DQ11
NC
NC
NC
V
DDQ
2
SA
NC
SA
NC
DQ15
NC
DQ16
NC
V
DD
DQ13
NC
DQ10
NC
DQ9
SA
SA
TMS
3
SA
SA
SA
V
SS
V
SS
V
SS
SBWb
V
SS
V
REF
V
SS
NC
V
SS
V
SS
V
SS
M1
SA
TDI
4
NC
NC
V
DD
ZQ
SS
G
NC
NC
V
DD
K
K
SW
SA
SA
V
DD
NC
TCK
5
SA
SA
SA
V
SS
V
SS
V
SS
NC
V
SS
V
REF
V
SS
SBWa
V
SS
V
SS
V
SS
M2
SA
TDO
6
SA
NC ， SA （ 8MB）
SA
DQ0
NC
DQ2
NC
DQ4
V
DD
NC
DQ7
NC
DQ6
NC
SA
SA
NC
7
V
DDQ
NC
NC
NC
DQ1
V
DDQ
DQ3
NC
V
DDQ
DQ8
NC
V
DDQ
NC
DQ5
NC
ZZ
V
DDQ
注意：
* M1和M2的时钟模式引脚。对于本申请中， M1和M2需要连接到V
DD
和V
SS
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第26 2
IBM0418A4ACLAA IBM0418A8ACLAA
IBM0436A8ACLAA IBM0436A4ACLAA
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
引脚说明
地址输入
SA0 - SA18为512K ×18
SA0 - SA17为256K ×36
SA0 - SA17为256K ×18
SA0 - SA16为128K ×36
数据I / O
DQ0 - DQ17为512K ×18
DQ0 - DQ35为256K ×36
差分输入寄存器时钟
写使能，全球
写使能，一个字节（ DQ0 - DQ8 ）
写使能， BYTE B （ DQ9 - DQ17 ）
写使能，字节C（ DQ18 - DQ26 ）
写使能，字节D（ DQ27 - DQ35 ）
IEEE 1149.1测试输入（ LVTTL电平）
IEEE 1149.1测试输出（ LVTTL电平）
SA0-SA18
G
异步输出使能
DQ0-DQ35
SS
同步选择
K, K
SW
SBWa
SBWb
SBWc
SBWd
TMS ， TDI ， TCK
TDO
M1, M2
V
REF
(2)
V
DD
V
SS
V
DDQ
ZZ
ZQ
NC
时钟模式输入 - 选择单或双时钟
操作。
HSTL输入参考电压
电源（ + 3.3V ）
地
输出电源
同步睡眠模式
输出驱动器阻抗控制
无连接
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第26 3
IBM0418A4ACLAA IBM0418A8ACLAA
IBM0436A8ACLAA IBM0436A4ACLAA
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
订购信息
产品型号
IBM0436A8ACLAA - 4P
IBM0436A8ACLAA - 4F
IBM0436A8ACLAA - 4H
IBM0436A8ACLAA - 5
IBM0436A8ACLAA - 5H
IBM0436A4ACLAA - 4P
IBM0436A4ACLAA - 4F
IBM0436A4ACLAA - 4H
IBM0436A4ACLAA - 5
IBM0436A4ACLAA - 5H
IBM0418A4ACLAA - 4P
IBM0418A4ACLAA - 4F
IBM0418A4ACLAA - 5
IBM0418A4ACLAA - 5H
IBM0418A8ACLAA - 4P
IBM0418A8ACLAA - 4F
IBM0418A8ACLAA -4H
IBM0418A8ACLAA -5
IBM0418A8ACLAA -5H
组织
256K ×36
256K ×36
256K ×36
256K ×36
256K ×36
128K X 36
128K X 36
128K X 36
128K X 36
128K X 36
256K ×18
256K ×18
256K ×18
256K ×18
512K ×18
512K ×18
512K ×18
512K ×18
512K ×18
速度
4.2ns访问/ 4.2ns周期
4.3ns访问/ 4.3ns周期
4.5ns访问/ 4.5ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/5.5ns周期
4.2ns访问/ 4.2ns周期
4.3ns访问/ 4.3ns周期
4.5ns访问/ 4.5ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/5.5ns周期
4.2ns访问/ 4.2ns周期
4.3ns访问/ 4.3ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/5.5ns周期
4.2ns访问/ 4.2ns周期
4.3ns访问/ 4.3ns周期
4.5ns访问/ 4.5ns周期
5.0ns访问/ 5.0ns周期
5.5ns访问/5.5ns周期
LEADS
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
7 ×17 BGA
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第26 4
IBM0418A4ACLAA IBM0418A8ACLAA
IBM0436A8ACLAA IBM0436A4ACLAA
8MB （ 256Kx36 & 512Kx18 ）和4Mb的（ 128Kx36 & 256Kx18 ） SRAM
框图
SBW
REG
SBW
读
REG ADD
WRITE0
REG ADD
WRITE1
REG ADD
SBW0
REG
行译码
SA0-SA18
DOC_MUX0
2 ： 1 MUX
DOC_Array0
K
读
山口解码
读/ WR放大器
LATCH
MATCH1
MATCH
SS
写
WR_BUF1
ZZ
SW
LATCH0
DOC_MUX2
2 ： 1 MUX
SW0
REG
SW1
REG
DOC_MUX1
2 ： 1 MUX
DOC_
DOUT0
G
DQ0-DQ35
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WR_BUF0
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