.
IBM0364804 IBM0364164
IBM0364404 IBM03644B4
64MB同步DRAM - 压铸版本C
特点
高性能：
-68 -75A, -260, -360, -10,
单位
CL = 3 CL = 3 CL = 2 CL = 3 CL = 3
f
CK
时钟频率
t
CK
时钟周期
t
AC
时钟存取时间
1
t
AC
时钟存取时间
2
150
6.67
6
133
7.5
—
5.4
100
10
—
6
100
10
—
6
100
10
7
9
兆赫
ns
ns
ns
可编程自动换行：连续或交错
多种突发读与写单选项
自动和控制预充电命令
数据模板的读/写控制（ X4，X8 ）
双数据掩码字节控制（ X16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
标准或低功耗操作
4096刷新周期/ 64ms的
随机列地址每CLK （ 1 -N规则）
单3.3V
±
0.3V电源
LVTTL兼容
封装： 54引脚400密耳的TSOP- II型
2堆高TSOJ
—
1.终端负载。参见第41页上的交流特性。
2.未结束的负荷。参见第41页上的交流特性。
单脉冲RAS接口
完全同步的时钟上升沿
四家银行通过A12 / A13 （库选择）控制
可编程CAS延时： 2,3
可编程突发长度： 1 ， 2 ， 4 ， 8 ，整版
描述
该IBM0364404 ， IBM0364804和IBM0364164
被4银行同步DRAM组织成
为4Mbit ×4 I / O ×4行， 2兆比特×8的I / O ×4行，并
为1Mbit ×16的I / O ×4行，分别为。 IBM03644B4 ，
在x4的部件的堆叠版本，也
提供的。这些同步设备实现高
高达150MHz的通过的速度的数据传输率
采用管道的芯片架构，同步
nizes的数据输出到系统时钟。该芯片是
制造与IBM先进的64Mbit的单一转录
体管CMOS DRAM制程技术。
该设备被设计为符合所有JEDEC
同步DRAM产品制定标准，
在电气上和机械上。所有的控制，
地址，和数据输入/输出（ I / O或DQ）线路
用一个外部的正沿被同步
应受提供的时钟。
RAS ， CAS，WE ，和CS是脉冲信号，
被检查在每个正沿外部
施加的时钟（CLK） 。内部芯片的工作模式
通过这些信号和一个组合被定义
命令解码器启动所需的时序
对于每一个操作。一个14位地址总线
接受了在常规的RAS / CAS地址数据
复风格。十二行地址（ A0 -A11 ）
和两张银行选择地址（ A12 ， A13 ）为
与选通RAS 。十列地址（ A0 -A9 ）
并加算银行选择地址和A10都选通
与CAS 。列地址A9掉在X8
设备地址和列地址A8和A9是
放弃了X16设备上。进入下部或
在堆叠式装置上的DRAM是由控制
CS0和CS1的分别。
之前的任何存取操作中， CAS延迟时间，
突发长度和突发序列必须是亲
编程到器件中通过地址输入A0 -A9
在模式寄存器设定周期。此外，它是
可以编写一个多突发序列
单个写周期，用于通过高速缓存操作的写入。
操作的四个存储体中的交错
方式允许发生在随机存取操作
更高的速率比用标准的DRAM 。
高达150MHz的一个顺序和无缝数据速率
可能因突发长度， CAS延迟，
和速度的设备的等级。同时操作
堆叠设备的两个甲板和灰是允许的，
根据操作被完成。汽车
刷新（ CBR ） ，自刷新和低功耗操作
化的支持。
19L3265.E35856B
01/00
IBM公司。版权所有。
使用还受到在本文档的末尾的规定。
分页： 73 1
IBM0364804 IBM0364164
IBM0364404 IBM03644B4
64MB同步DRAM - 压铸版本C
引脚分配为平面组件
（ TOP VIEW ）
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
V
DD
V
DD
DQ0
V
DDQ
NC
DQ1
V
SSQ
NC
DQ2
V
DDQ
NC
DQ3
V
SSQ
NC
V
DD
V
DD
NC
V
DDQ
NC
DQ0
V
SSQ
NC
NC
V
DDQ
NC
DQ1
V
SSQ
NC
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
NC
V
SSQ
NC
DQ3
V
DDQ
NC
NC
V
SSQ
NC
DQ2
V
DDQ
NC
V
SS
NC
DQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ7
V
SSQ
NC
DQ6
V
DDQ
NC
DQ5
V
SSQ
NC
DQ4
V
DDQ
NC
V
SS
NC
DQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
V
SS
NC
UDQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
V
SS
NC
LDQM
NC
WE
WE
WE
CAS
CAS
CAS
RAS
RAS
RAS
CS
CS
CS
A13 / A13 BS0 / BS0 A13 / BS0
A12 / A12 BS1 / BS1 A12 / BS1
A10 / A10 AP / AP
A10/AP
A0
A0
A0
A1
A2
A3
V
DD
A1
A2
A3
V
DD
A1
A2
A3
V
DD
54引脚塑料TSOP （ II ） 400万
为4Mbit ×4 I / O ×4银行
IBM0364404
兆比特×8的I / O ×4银行
IBM0364804
为1Mbit ×16的I / O ×4银行
IBM0364164
IBM公司。版权所有。
使用还受到在本文档的末尾的规定。
19L3265.E35856B
01/00
分页： 73 2
.
IBM0364804 IBM0364164
IBM0364404 IBM03644B4
64MB同步DRAM - 压铸版本C
引脚分配为2堆高机包（双CS引脚）
（ TOP VIEW ）
V
DD
NC
V
DDQ
NC
DQ0
V
SSQ
NC
NC
V
DDQ
NC
DQ1
V
SSQ
NC
V
DD
NC
WE
CAS
RAS
CS0/NC
A13/BS0
A12/BS1
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
V
SS
NC
V
SSQ
NC
DQ3
V
DDQ
NC
NC
V
SSQ
NC
DQ2
V
DDQ
NC
V
SS
NC
DQM
CLK
CKE
NC/CS1
A11
A9
A8
A7
A6
A5
A4
V
SS
54引脚塑料TSOJ （ II ） 400万
（为4Mbit ×4 I / O ×4行）× 2High
IBM03644B4
*
CS0选择堆栈中下的DRAM 。
*
CS1选择在栈上的DRAM 。
19L3265.E35856B
01/00
IBM公司。版权所有。
使用还受到在本文档的末尾的规定。
第73 3
IBM0364804 IBM0364164
IBM0364404 IBM03644B4
64MB同步DRAM - 压铸版本C
引脚说明
CLK
CKE
CS （ CS0 ， CS1 ）
RAS
CAS
WE
BS1 ， BS0 （ A12 ， A13 ）
A0 - A11
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
BANK SELECT
地址输入
DQ0-DQ15
DQM ， LDQM ， UDQM
V
DD
V
SS
V
DDQ
V
SSQ
NC
—
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的DQ （ + 3.3V ）
地面的DQ
无连接
—
输入/输出功能描述
符号
CLK
CKE
CS ， CS0 ，
CS1
RAS ， CAS ，
WE
BS1 ， BS0
(A12, A13)
TYPE
输入
输入
极性
积极
EDGE
活跃
高
功能
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
激活CLK信号时高，停用时， CLK信号为低电平。通过停用
时钟， CKE低启动省电模式，待机模式，或自刷新模式。
输入
CS（ CS0， CS1为堆叠设备）使命令解码器时低，并禁止
低电平有效指令译码器高时。当指令译码器被禁用，新的命令
忽略，但以前的行动仍在继续。
低电平有效
—
当采样时钟， CAS ， RAS ，阳性上升沿和我们定义的操作
由SDRAM中执行。
选择哪家银行是活跃。
在一个银行激活指令周期， A0 -A11定义的行地址（ RA0 - RA11 ）时SAM-
PLED在时钟的上升沿。
在读或写命令周期中， A0 -A9定义的列地址（ CA0 - CA9 ）时，
采样时钟的上升沿。
A10用于调用自动预充电操作在突发读或写周期的结束。如果是A10
高，自动预充电选择和BS0 ， BS1的定义要预充电的银行。如果A10的低，
autoprecharge被禁用。
在一个预充电命令周期，A10是用在与BS0结合， BS1到控制哪些
银行（县）预充电。如果A10很高，所有银行都将被考虑BS的状态预充电。如果
A10为低，则BS0与BS1用于该银行限定于预充电。
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。
在x16的产品， LDQM和UDQM控制下和上字节的I / O缓冲器，分别。
在读模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器状的插座
把启用。 DQM低导通输出缓冲器上DQM高将它们关闭。在写模式，
DQM具有零延迟，并通过允许输入的数据写入，如果它是作为一个字掩模
低，但如果块DQM是高的写操作。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪声免疫力。
输入
输入
A0 - A11
输入
—
DQ0 - DQ15
输入 -
产量
—
DQM
LDQM
UDQM
输入
活跃
高
V
DD
, V
SS
V
DDQ
V
SSQ
供应
供应
—
—
IBM公司。版权所有。
使用还受到在本文档的末尾的规定。
19L3265.E35856B
01/00
第73 4
IBM0364804 IBM0364164
IBM0364404 IBM03644B4
64MB同步DRAM - 压铸版本C
订货信息 - 平面器件
（单CS引脚）
产品型号
CAS潜伏期
IBM
IBM0364404CT3C-75A
IBM0364404CT3C-260
3.3V
IBM0364404CT3C-360
IBM0364404CT3C-10
IBM0364804CT3C-75A
IBM0364804CT3C-260
IBM0364804CT3C-360
IBM0364804CT3C-10
IBM0364164CT3C-68
IBM0364164CT3C-260
IBM0364164CT3C-360
IBM0364164CT3C-10
IBM0364804PT3C-260
IBM0364804PT3C-360
IBM0364804PT3C-10
IBM0364164PT3C-260
IBM0364164PT3C-360
IBM0364164PT3C-10
由IBM公司许可制造和功能上等同于IBM的部件1的部件号。
2. SP ：标准电源; LP ：低功耗。
2, 3
3.3V
10ns
400mil
II型TSOP- 54
LP
x16
2, 3
3.3V
10ns
400mil
II型TSOP- 54
LP
x8
2, 3
3
3.3V
10ns
6.67ns
400mil
II型TSOP- 54
SP
x16
2, 3
3
3.3V
10ns
7.5ns
400mil
II型TSOP- 54
SP
x8
2, 3
10ns
3
电源支持部门
时钟周期
股
7.5ns
400mil
II型TSOP- 54
SP
x4
包
动力
2
组织。
订货信息 - 2高堆叠器件
（双CS引脚）
产品型号
IBM03644B4CT3C-75A
IBM03644B4CT3C-260
2, 3
IBM03644B4CT3C-360
1. SP ：标准电源。
CAS潜伏期
3
3.3V
10ns
电源
时钟周期
7.5ns
400mil II型TSOJ - 54
SP
x4
包
动力
1
组织。
19L3265.E35856B
01/00
IBM公司。版权所有。
使用还受到在本文档的末尾的规定。
第73 5
QQ：2881677436 复制
