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EC更新（ -10 ）
特点
高性能：
IBM0325404 IBM0325804
IBM0325164 IBM03254B4
256Mb的同步DRAM - 模具修订版A
-75A -260, -360, -10,
单位
CL = 3 CL = 2 CL = 3 CL = 3
f
CK
时钟频率
t
CK
时钟周期
t
AC
时钟存取时间
1
t
AC
时钟存取时间
2
133
7.5
—
5.4
100
10
—
6
100
10
—
6
100
10
7
9
兆赫
ns
ns
ns
注意：
1
端接负载，
2
未结束的负荷。参见AC特性（第39页） 。
单脉冲RAS接口
完全同步的时钟上升沿
四家银行通过BS0 ， BS1 （银行控制
选择）
可编程CAS延时： 2,3
可编程突发长度： 1 ， 2 ，4或8
可编程的自动换行：连续或交错
多种突发读与写单选项
自动和控制预充电命令
数据掩码为读/写控制（ X4，X8 ）和
字节控制双数据面膜（ X16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
规范权力运行
8192刷新周期/ 64ms的
随机列地址每CLK （ 1 -N规则）
3.3V单电源
±
0.3V电源
LVTTL兼容
包：
- 54引脚400密耳的TSOP- II型
- 66引脚400密耳2 ，堆高TSOJ
描述
该IBM0325404 ， IBM0325804和IBM0325164
被4银行同步DRAM组织为
的16Mbit ×4 I / O ×4行， 8Mbit的×8的I / O ×4行，并
为4Mbit ×16的I / O ×4行，分别为。 IBM03254B4 ，
在x4的部件的堆叠版本，也
提供的。这些同步设备实现高
高达133 MHz的通过高速数据传输速率
采用管道的芯片架构，同步
nizes的数据输出到系统时钟。该芯片是
制造与IBM的先进的256Mbit单一转录
体管CMOS DRAM制程技术。
该设备被设计为符合所有JEDEC
同步DRAM产品制定标准，
在电气上和机械上。所有的控制，
地址，和数据输入/输出（ I / O或DQ）线路
用一个外部的正沿被同步
应受提供的时钟。
RAS ， CAS，WE ，和CS是脉冲信号，
被检查在每个正沿外部
施加的时钟（CLK） 。内部芯片的工作模式
由这些信号的组合，以及被定义
命令解码器启动所需的时序
对于每一个操作。一个15位的地址总线接收
在传统的RAS地址数据/ CAS多
路复用的风格。十三行地址（ A0 - A12 ）和
两张银行选择地址（ BS0 ， BS1 ）被选通
与RAS 。十列地址（ A0 -A9 ， A11 ）
并加算银行选择地址和A10都选通
29L0000.E36980A
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与CAS 。列地址A11被丢弃在
X8设备和列地址A9和A11是
放弃了X16设备上。进入下部或
在堆叠式装置上的DRAM是由控制
CS0和CS1 。
在此之前的任何访问， CAS延迟，突发长度，
和序列必须被编程到器件
通过地址输入A0 - A12 ， BS0 ， BS1在模式
寄存器组循环。另外，也可以设定一个
用单次写周期为多个突发序列
直写式高速缓存操作。
操作的四个存储体中的交错
方式允许发生在随机存取操作
更高的速率比用标准的DRAM 。
高达133 MHz的连续和无缝数据速率
可能因突发长度， CAS延迟，
和速度的设备的等级。同时操作
堆叠设备的两个甲板和灰是允许的，
根据操作被完成。
自动刷新（ CBR ） ，并自刷新操作是
支持。
IBM公司。版权所有。
使用还受到在本文档的末尾的规定。
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IBM0325804 IBM0325404
IBM0325164 IBM03254B4
256Mb的同步DRAM - 模具修订版A
EC更新（ -10 ）
引脚说明
CLK
CKE （ CKE0 ， CKE1 ）
CS
(CS0,
CS1)
RAS
CAS
WE
BS1 ， BS0
A0 - A12
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
银行选择
地址输入
DQ0-DQ15
DQM ， LDQM ， UDQM
VDD
VSS
VDDQ
VSSQ
NC
—
数据输入/输出
数据屏蔽
电源（ + 3.3V ）
地
电源的DQ （ + 3.3V ）
地面的DQ
无连接
—
输入/输出功能描述
符号
CLK
CKE ，
CKE0 ， CKE1
CS ，
CS0 ， CS1
RAS ， CAS
WE
BS0 ， BS1
TYPE
输入
极性
积极
EDGE
功能
系统时钟输入。所有的SDRAM的输入采样时钟的上升沿。
输入
激活CLK信号时高，停用时， CLK信号为低电平。通过停用
高电平有效时钟， CKE （ CKE0 ， CKE1堆叠设备）的低启动省电模式，Suspend
模式，或在自刷新模式。
CS（ CS0， CS1为堆叠设备）使命令解码器时低，并禁止
低电平有效指令译码器高时。当指令译码器被禁用，新的命令
忽略，但以前的行动仍在继续。
低电平有效
—
当采样时钟， CAS ， RAS ，阳性上升沿和我们定义的操作
由SDRAM中执行。
选择哪家银行是活跃。
在一个银行激活指令周期， A0 -A12定义的行地址（ RA0 - RA12 ）时SAM-
PLED在时钟的上升沿。
在读或写命令周期中， A0 -A9 ， A11定义的列地址（ CA0 - CA9 ，
CA11 ）时，在时钟的上升沿采样。
输入
输入
输入
A0 - A12
输入
—
A10用于调用自动预充电操作在突发读取年底或写周期。如果A10
高时，自动预充电选择和BS0 ， BS1的定义要预充电的银行。如果A10的低，
自动预充电是禁用的。
在一个预充电命令周期，A10是用在与BS0结合， BS1到控制哪些
银行（县）预充电。如果A10很高，所有银行都将被考虑BS的状态预充电。如果
A10为低，则BS0与BS1用于该银行限定于预充电。
DQ0 - DQ15
输入 -
产量
—
数据输入/输出引脚以相同的方式进行操作在常规的DRAM 。
DQM
LDQM
UDQM
输入
数据输入/输出的掩码会将DQ缓冲区处于高阻抗状态，当采样到高电平。
在x16的产品， LDQM和UDQM控制下和上字节的I / O缓冲器，分别。在
读模式， DQM有两个时钟周期的等待时间，并控制输出缓冲器等的输出
高电平有效
启用。 DQM低导通输出缓冲器上DQM高将它们关闭。在写模式， DQM
具有零延迟，并通过允许将要写入的输入数据，如果它是低操作为一个字掩模
但块写操作，如果DQM高。
—
—
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲隔离电源和接地，以提供改进的噪声免疫力。
V
DD
, V
SS
V
DDQ
, V
SSQ
供应
供应
IBM公司。版权所有。
使用还受到在本文档的末尾的规定。
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