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HYS72T[512/1G]0x2EP–[3S/3.7]–B
Registerd DDR2 SDRAM模组
HYS72T512022EP - 3.7 -B ， HYS72T512022EP - 3S -B
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03292007-RHOW-C5L6
2
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HYS72T[512/1G]0x2EP–[3S/3.7]–B
Registerd DDR2 SDRAM模组
1
概观
本章给出了1.8 V 240针双概述模具注册DDR2 SDRAM模组与奇偶校验位产品系列
并描述了其主要特性。
1.1
特点
通过EMRS2设置可编程的自刷新率
通过EMRS2设置可编程部分阵列刷新
通过EMRS2设置DCC使
所有输入和输出SSTL_18兼容
片外驱动器阻抗调整（ OCD）和片上
端接（ ODT ）
串行存在检测为E
2
舞会
RDIMM尺寸（标称）：30毫米高， 133.35毫米
WIDE
基于标准的参考卡的布局原卡“ K”
所有速度等级的速度比DDR2-400符合
DDR2-400时序规范。
符合RoHS标准的产品
1)
240针PC2-5300和PC2-4200 DDR2 SDRAM
内存模块。
512M
×72
模块组织2
×
256M
×
4芯片
组织
注册的DIMM内存奇偶校验位地址和控制总线
建成的1Gbit DDR2 SDRAM芯片的4GB模组
P- TFBGA - 71 chipsize包。
标准双倍数据速率 - 双同步DRAM
（ DDR2 SDRAM ），采用单+ 1.8 V （ ± 0.1 V）电源
供应
可编程CAS潜伏期（ 3 ， 4 ， 5 ， 6 ） ，突发长度
（ 4 & 8 ）和突发类型
自动刷新（ CBR）和自刷新
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
1.0版， 2007-03
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1.2
描述
加载到系统总线，但增加了一个周期到SDRAM
时序。去耦电容器被安装在PCB上
板。该功能的DIMM串行存在检测的基础上
串行ê
2
使用2针我PROM设备
2
C协议。第一
128字节被编程的配置数据和
128字节是提供给客户。
奇梦达HYS72T512022EP- [ 3S / 3.7 ] -B模块系列
被注册的DIMM （带奇偶校验）以30毫米的高度模块
基于DDR2技术。
DIMM是作为ECC模块512M
×
72 （ 4 GB ）
组织和密度，用于安装到240针
连接器插座。
存储器阵列的设计与1-Gb双数据速率 -
二（DDR2 ）同步DRAM中。所有的控制和地址
通过寄存器设备的信号重新驱动的DIMM和
锁相环（PLL）的时钟分配。这降低了电容
表1
对于符合RoHS的产品订货信息
产品类型
1)
PC2–4200
HYS72T512022EP–3.7–B
PC2–5300
HYS72T512022EP–3S–B
4 GB 2R × 4 PC2-5300P - 555-12 - K0
2级， ECC
2
×
256兆位（ ×4）的
1 ）所有产品类型数量结束与一个地方的代码，指定硅片版本。例如： HYS72T512022EP - 3.7 -B ，表示修订版
“B”的模具被用于DDR2 SDRAM组件。对于所有的奇梦达DDR2模块和组件的命名看
第6章
此数据的
表。
2 ）合规守则印在模块标签上，并描述了速度等级，如“ PC2-4200R - 444-12 - F0 ”，其中4200P
指注册DIMM模块（带奇偶校验位）与4.26 GB /秒的带宽模块和“ 444-12 ”，是指列地址选通
（ CAS ）延迟= 4 ，行列延时（ RCD ）的延迟= 4，行预充电（ RP ）延迟= 4采用了最新的JEDEC SPD 1.2版
并制作的原始卡“ F”
合规守则
2)
描述
SDRAM
技术
2
×
256兆位（ ×4）的
4 GB 2R × 4 PC2-4200P - 444-12 - K0
2级， ECC
表2
地址格式表
DIMM
密度
4 GB的
模块
组织
512M
×
72
内存
秩
2
ECC /
非ECC
ECC
＃的＃的SDRAM行/行/列
位
36
14/3/11
生
卡
K
表3
在模块组件
产品类型
1)
HYS72T512022ER
DRAM组件
1)2)
HYB18T2G402BF
DRAM密度
2×1千兆
DRAM组织
2
×
256M
×
4
1 ）绿色产品
2）关于这些模块在DRAM元件的所有功能的详细描述，请参见组件数据表。
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引脚配置
和
表6
分别。管脚号在描绘
图1 。
注册DDR2 SDRAM DIMM的引脚配置
在被列出的功能
表4
（ 240针） 。缩写
列引脚和缓冲器类型用于解释
表5
表4
RDIMM的引脚配置
球NO 。
时钟信号
185
186
52
171
CK0
CK0
CKE0
CKE1
NC
控制信号的
193
76
S0
S1
NC
192
74
73
18
地址信号
71
190
54
BA0
BA1
BA2
NC
I
I
I
I
SSTL
SSTL
SSTL
SSTL
银行地址总线2
大于512MB的DDR2 SDRAM更高
没有连接
超过1GB的DDR2 SDRAM少
银行地址总线1 ： 0
RAS
CAS
WE
RESET
I
I
NC
I
I
I
I
SSTL
SSTL
—
SSTL
SSTL
SSTL
CMOS
寄存器复位
片选等级1 ： 0
注： 2 -行列模块
没有连接
注： 1级模块
行地址选通（RAS） ，列地址选通（CAS） ，写
使能（ WE）
I
I
I
I
NC
SSTL
SSTL
SSTL
SSTL
—
时钟使能1 ： 0
注： 2 -行列模块
没有连接
注： 1级模块
时钟信号CK0 ，互补时钟信号CK0
名字
针
TYPE
卜FF器
TYPE
功能
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