HYS 72Dxx5xxGR
低调注册DDR- SDRAM我模块
2.5 V薄型184针DDR注册-I SDRAM模块
128MB ， 256MB ， 512MB ， 1GB的& 2GByte模块
PC1600 & PC2100
目标数据表修订版0.6 （ 10.01 ）
184针注册8字节双列直插式
DDR- SDRAM我模块“1U ”PC ，
工作站和服务器主内存
应用
一个银行16M X 72 ， 32M
×
72 ， 64M X 72和
两张银行128M
×
72和256M X 72
组织
JEDEC标准的双倍数据速率
同步DRAM （ DDR-I SDRAM）的带
单+ 2.5 V （
±
0.2 V ）电源
内置的DDR - SDRAM的我在66引脚TSOPII
包
可编程CAS延迟，突发长度，
和包裹序列（序列&
交错）
性能：
-7
组件速度等级
模块速度等级
f
CK
f
CK
自动刷新（ CBR）和自刷新
所有输入和输出SSTL_2兼容
重新驱动器使用寄存器中的所有输入信号
和PLL器件。
串行存在检测为E
2
舞会
薄型模块的外形尺寸：
133.35毫米X 30,40毫米（ 1.2“ ）× 4.00毫米
（ 6,80毫米堆叠元件）
基于JEDEC标准参考卡
布局RawCard为“L” ， “M”的
镀金触点
-8
PC1600
125
100
单位
DDR266A DDR200
PC2100
143
133
兆赫
兆赫
时钟频率（最大）@ CL = 2.5
时钟频率（最大）@ CL = 2
该HYS72Dxx5x0GR是标准注册DIMM模块1.2的低调版本“
英寸（ 30,40毫米），高度为1U服务器应用程序。低调DIMM版本可作为
16M X 72 （ 128MB ） ， 32M X 72 （ 256MB ） ， 64M X 72 （ 512MB ） ， 128M X 72 （ 1 GB）和256M X 72 （ 2GB ） 。
存储器阵列的设计与双数据速率同步DRAM的ECC应用。
使用寄存器的设备和PLL用于所有的控制和地址信号被重新驱动DIMM上的
时钟分配。这降低了电容性负载的系统总线，但增加了一个周期的
SDRAM时序。各种去耦电容的安装在PC板上。安装DIMM
功能串行存在检测基于串行é
2
使用2针我PROM设备
2
C协议。该
前128个字节被编程的配置数据和第二128字节可用来
客户。
在网络连接霓虹灯技术
1
10.01
HYS 72Dxx5xxGR
注册的DDR- SDRAM我模块
订购信息
TYPE
PC2100 （CL = 2） ：
HYS72D16500GR-7
HYS 72D32501GR - 7
HYS 72D32500GR - 7
HYS 72D64500GR - 7
HYS 72D128520GR - 7
HYS 72D256520GR - 7
PC1600 （CL = 2） ：
HYS72D16500GR-8
HYS 72D32501GR - 8
HYS 72D32500GR - 8
HYS 72D64500GR - 8
HYS 72D128520GR - 8
HYS 72D256520GR - 8
PC1600R-20220-L
PC1600R-20220-M
PC1600R-20220-L
PC1600R-20220-M
PC1600R-20220-*)
PC1600R-20220-*)
一家银行128 MB注册。 DIMM
一家银行256 MB注册。 DIMM
一家银行256 MB注册。 DIMM
一家银行512 MB注册。 DIMM
两家银行1 GB的注册。 DIMM
两家银行2 GB的注册。 DIMM
128兆比特（ X8 ）
128兆比特（4个）
256兆比特（ X8 ）
256兆位（4个）
256兆位（4个）
（叠）
512兆比特（4个）
（叠）
1.2”
1.2”
1.2”
1.2”
1.2”
1.2”
PC2100R-20330-L
PC2100R-20330-M
PC2100R-20330-L
PC2100R-20330-M
PC2100R - 20330- * ）
PC2100R-20330-*)
一家银行128 MB注册。 DIMM
一家银行256 MB注册。 DIMM
一家银行256 MB注册。 DIMM
一家银行512 MB注册。 DIMM
两家银行1 GB的注册。 DIMM
两家银行2 GB的注册。 DIMM
128兆比特（ X8 ）
128兆比特（4个）
256兆比特（ X8 ）
256兆位（4个）
256兆位（4个）
（叠）
512兆比特（4个）
（叠）
1.2”
1.2”
1.2”
1.2”
1.2”
1.2”
合规性代码说明
SDRAM
模块
技术高度
注意事项：
1.所有的部件号结束与一个地方代码（未示出） ，指定与硅芯片的版本。提供参考信息
根据要求提供。例如： HYS 72D32500GR - 8 -A ，这说明Rev.A的模具被用于SDRAM组件。
2.遵守守则印在模块标签和描述的速度排序为铁。 “ PC2100R ” ，潜伏期（ F.E.
“ 20330 ”是指CAS延时= 2.5 ， tRCD的延迟= 3和TRP延时= 3 ）与原卡用于此模块
3. * ） n.d.y ..
在网络连接霓虹灯技术
2
10.01
HYS 72Dxx5xxGR
注册的DDR- SDRAM我模块
引脚定义和功能
A0 - A11,A12
BA0 ， BA1
DQ0 - DQ63
CB0 - CB7
RAS
CAS
WE
CKE0 ， CKE1
DQS0 - DQS8
CK0 ， CK0
DM0 - DM8
DQS9 - DQS17
CS0 - CS1
地址输入
（ A12为256Mb的& 512Mb的基础模块）
V
DD
V
SS
V
DDQ
V
DDID
V
DDSPD
V
REF
SCL
SDA
SA0 - SA2
NC
DU
RESET
电源（ + 2.5V）
地
I / O驱动器电源
VDD评判识别标志
EEPROM的电源
I / O基准源
串行总线时钟
串行总线的数据线
从地址选择
无连接
不使用
复位引脚（力注册
输入低） * ）
银行选择
数据输入/输出
校验位（ X72组织只）
行地址选通
列地址选通
读/写输入
时钟使能
SDRAM的低数据选通信号
差分时钟输入
SDRAM的低数据掩码/
高数据选通信号
芯片选择
* ）的电源和电源管理对DDR Registered DIMM内存模组的详细描述，请参见
在此数据表的末尾应用笔记
地址格式
密度
128 MB
256 MB
256 MB
512 MB
1 GB
2 GB
组织
16M X 72
32M X 72
32M X 72
64M
×
72
128M
×
72
256M X 72
内存
银行
1
1
1
1
2
2
SDRAM的
(128Mb)
16M ×8
（ 128 MB）
32M ×4
(256Mb)
32M ×8
(256Mb)
64M
×
4
(256Mb)
64M
×
4
(512Mb)
128M
×
4
排名第
SDRAM的
9
18
9
18
36
（叠）
36
（叠）
＃行/银行/
比特列
12/2/10
12/2/11
13/2/10
13/2/11
13/2/11
13/2/12
刷新
4k
4k
8k
8k
8k
8k
期
64毫秒
64毫秒
64毫秒
64毫秒
64毫秒
64毫秒
间隔
15.6 s
15.6 s
7.8
s
7.8
s
7.8
s
7.8
s
在网络连接霓虹灯技术
3
10.01
HYS 72Dxx5xxGR
注册的DDR- SDRAM我模块
引脚配置
针＃
符号
针＃
1
VREF
93
2
DQ0
94
3
VSS
95
4
DQ1
96
5
DQS0
97
6
DQ2
98
7
VDD
53
99
8
DQ3
54
100
9
NC
55
101
10
RESET
56
102
11
VSS
57
103
12
DQ8
58
104
13
DQ9
59
105
14
DQS1
60
106
15
VDDQ
61
107
16
DU
62
108
17
DU
63
109
18
VSS
64
110
19
DQ10
65
111
20
DQ11
66
112
21
CKE0
67
113
22
VDDQ
68
114
23
DQ16
69
115
24
DQ17
70
116
25
DQS2
71
117
26
VSS
72
118
27
A9
73
119
28
DQ18
74
120
29
A7
75
121
30
VDDQ
76
122
31
DQ19
77
123
32
A5
78
124
33
DQ24
79
125
34
VSS
80
126
35
DQ25
81
127
36
DQS3
82
128
37
A4
83
129
38
VDD
84
130
39
DQ26
85
131
40
DQ27
86
132
41
A2
87
133
42
VSS
88
134
43
A1
89
135
44
CB0
90
136
45
CB1
91
137
46
VDD
92
138
47
DQS8
139
注意： A12仅用于基于的256Mbit和512Mbit的模块
针＃
48
49
50
51
52
符号
A0
CB2
VSS
CB3
BA1
关键
DQ32
VDDQ
DQ33
DQS4
DQ34
VSS
BA0
DQ35
DQ40
VDDQ
WE
DQ41
CAS
VSS
DQS5
DQ42
DQ43
VDD
NC
DQ48
DQ49
VSS
DU
DU
VDDQ
DQS6
DQ50
DQ51
VSS
VDDID
DQ56
DQ57
VDD
DQS7
DQ58
DQ59
VSS
NC
SDA
SCL
符号
VSS
DQ4
DQ5
VDDQ
DM0/DQS9
DQ6
DQ7
VSS
NC
NC
NC
VDDQ
DQ12
DQ13
DM1/DQS10
VDD
DQ14
DQ15
CKE1
VDDQ
NC
DQ20
NC / A12
VSS
DQ21
A11
DM2/DQS11
VDD
DQ22
A8
DQ23
VSS
A6
DQ28
DQ29
VDDQ
DM3/DQS12
A3
DQ30
VSS
DQ31
CB4
CB5
VDDQ
CK0
CK0
VSS
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
符号
DM8/DQS17
A10
CB6
VDDQ
CB7
关键
VSS
DQ36
DQ37
VDD
DM4/DQS13
DQ38
DQ39
VSS
DQ44
RAS
DQ45
VDDQ
CS0
CS1
DM5/DQS14
VSS
DQ46
DQ47
NC
VDDQ
DQ52
DQ53
NC
VDD
DM6/DQS15
DQ54
DQ55
VDDQ
NC
DQ60
DQ61
VSS
DM7/DQS16
DQ62
DQ63
VDDQ
SA0
SA1
SA2
VDDSPD
在网络连接霓虹灯技术
4
10.01
HYS 72Dxx5xxGR
注册的DDR- SDRAM我模块
RS0
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D0
的DQ
DQS4
DM4/DQS13
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D4
的DQ
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D1
DQS5
DM5/DQS14
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D5
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D2
的DQ
DQS6
DM6/DQS15
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D6
的DQ
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS
D3
的DQ
DQS7
DM7/DQS16
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
CS DQS
D7
DQS8
DM8/DQS17
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
CS0
BA0-BA1
A0-A12
RAS
CAS
CKE0
WE
PCK
PCK
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
D8
的DQ
SCL
VDDSPD
串行PD
SDA
A0
A1
A2
VDD ，V DDQ
VREF
V SS
V DDID
EEPROM
D0 - D8
D0 - D8
D0 - D8
D0 - D8
表带：见注4
SA0 SA1 SA2
R
E
G
I
S
T
E
R
RS0 -> CS ： SDRAM的D0 - D8
RBA0 - RBA1 -> BA0 - BA1 ： SDRAM的D0 - D8
RA0 - RA12 -> A0 - A12 ： SDRAM的D0 - D8
RRAS -> RAS ： SDRAM的D0 - D8
RCAS -> CAS ： SDRAM的D0 - D8
RCKE0 -> CKE ： SDRAM的D0 - D8
RWE -> WE： SDRAM的D0 - D8
CK0 ， CK 0 --------- PLL *
RESET
*每个时钟负载表/接线图线
注意事项：
1. DQ到I / O接线可一个字节中的变化。
2. DQ / DQS / DM / CKE / S的关系必须是
保持如图所示。
3. DQ ， DQS ，联系地址和控制电阻： 22欧姆。
4. VDDID表带连接
表带OUT （ OPEN ） ： VDD = VDDQ
后面的5 SDRAM放置交替
和DIMM的前面。
框图：一是银行16M X 72 & 32M X 72的DDR - SDRAM我DIMM模块（ X8组件）
HYS72D16500GR & HYS72D32500GR对原卡L
在网络连接霓虹灯技术
5
10.01
QQ：2881677436 复制
