240PIN DDR2 SDRAM基于512 MB 1日版非缓冲DIMM 。
这海力士无缓冲双列直插内存模块（DIMM ）系列由512Mb的一号版本。 DDR2 SDRAM的精细
球栅阵列上的240PIN环氧玻璃基板（ FBGA ）封装。这种现代512MB第一版本。基于DDR2无缓冲
DIMM系列提供了行业标准133.35毫米宽度外形高性能的8字节接口。这是
适用于简单的交换和补充。
特点
JEDEC标准的双倍数据率2 Synchrnous
的DRAM （ DDR2 SDRAM芯片）与1.8V +/- 0.1V电源
供应
所有输入和输出都与SSTL_1.8兼容
接口
4银行架构
中科院发布
可编程CAS延时3 ，4，5
OCD （片外驱动器阻抗调整）
ODT （片上终端）
全差分时钟的操作（ CK & CK ）
可编程的突发长度4月8日与两个sequen-
TiAl合金与交错模式
自动刷新和自刷新支持
8192刷新周期/ 64ms的
串行存在检测与EEPROM
DDR2 SDRAM包装： 60ball FBGA （ 64Mx8 ） ， 84ball
FBGA(32Mx16)
133.35 X 30.00毫米外形
无铅产品符合RoHS标准
订购信息
部件名称
HYMP532U646-E3/C4
HYMP564U648-E3/C4
HYMP564U728-E3/C4
HYMP512U648-E3/C4
HYMP512U728-E3/C4
HYMP532U64P6-E3/C4
HYMP564U64P8-E3/C4
HYMP564U72P8-E3/C4
HYMP512U64P8-E3/C4
HYMP512U72P8-E3/C4
密度
256MB
512MB
512MB
1GB
1GB
256MB
512MB
512MB
1GB
1GB
组织
32Mx64
64Mx64
64Mx72
128Mx64
128Mx72
32Mx64
64Mx64
64Mx72
128Mx64
128Mx72
排名第
DRAM的
4
8
9
16
18
4
8
9
16
18
排名第
秩
1
1
1
2
2
1
1
1
2
2
物料
含铅
含铅
含铅
含铅
含铅
无铅
无铅
无铅
无铅
无铅
ECC
无
无
ECC
无
ECC
无
无
ECC
无
ECC
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
版本1.0 / 2005年4月
1
1240pin
DDR2 SDRAM非缓冲DIMM
速度等级&关键参数
E3 （ DDR2-400 ）
速度@ CL3
速度@ CL4
速度@ CL5
CL- tRCD的-TRP
400
400
-
3-3-3
C4 （ DDR2-533 ）
400
533
-
4-4-4
单位
Mbps的
Mbps的
Mbps的
TCK
地址表
密度组织队伍
256MB
512MB
512MB
1GB
1GB
32M ×64
64M ×64
64M X 72
128M ×64
128M X 72
1
1
1
2
2
SDRAM的
32MB ×16
64MB ×8
64MB ×8
64MB ×8
64MB ×8
排名第
DRAM的
4
8
9
16
18
＃行/行/列地址
13(A0~A12)/2(BA0~BA1)/10(A0~A9)
13(A0~A12)/2(BA0~BA1)/10(A0~A9)
13(A0~A12)/2(BA0~BA1)/10(A0~A9)
14(A0~A13)/2(BA0~BA1)/10(A0~A9)
14(A0~A13)/2(BA0~BA1)/10(A0~A9)
刷新
法
8K / 64ms的
8K / 64ms的
8K / 64ms的
8K / 64ms的
8K / 64ms的
输入/输出功能描述
符号
CK [2：0 ] ，CK [2：0 ]
TYPE
SSTL
极性
迪FF erential
路口
引脚说明
CK和K / CK是微分方程的振动时钟输入。所有的DDR2 SDRAM地址/ CNTL输入是SAM-
PLED的CK和/ CK下降沿上升沿的交叉。输出（读出）的数据是
参考CK和/ CK的交叉（交叉的两个方向）
激活DDR2 SDRAM CK信号时高，停用时， CK信号为低电平。
CKE [1 ：0]的
SSTL
活跃的高通过停用时钟， CKE低启动省电模式或自刷新
模式。
使相关的DDR2 SDRAM命令解码器时低，禁用的COM
S[1:0]
SSTL
低电平有效
命令解码器高时。当指令译码器被禁用，新的命令
忽略，但以前的行动仍在继续。等级0被选中S0 ;等级1被选中
S1
RAS ， CAS ， WE
ODT [1：0 ]
VREF
V
DDQ
BA [ 1：0]
SSTL
SSTL
供应
供应
SSTL
-
有源低/ RAS ， / CAS和/ WE （连同S）定义所输入的命令。
高电平有效
断言片上终结了DQ ， DM ， DQS和DQS信号，如果通过DDR2启用
SDRAM模式寄存器。
参考电压输入SSTL18
电源为DDR2 SDRAM输出缓冲器，以提供更好的抗噪声性能。
对于目前所有的DDR2无缓冲DIMM的设计，V
DDQ
共享同一个电源层与V
DD
销。
这四个DDR2 SDRAM内部银行被激活选择。
版本1.0 / 2005年4月
2
1240pin
DDR2 SDRAM非缓冲DIMM
符号
TYPE
极性
引脚说明
在一个银行激活指令周期，地址输入difines行地址（ RA0 RA15 ）
在读或写命令的周期，地址输入定义的列地址时，
采样在CK的上升沿和CK的下降沿的交叉点。此外
A [ 9 ： 0 ] ， A10 / AP ，
A[13:11]
SSTL
-
列地址，接入点用于调用autoprecharge操作在脉冲串的末尾
读或写周期。如果AP是很高的。 ， autoprecharge选择BA0和禁止规定银行
被预充电。如果AP低， autoprecharge被禁用。在预充电命令
周期。 ， AP是配合使用BA0 -禁令，哪家银行（ S）控制预充电。如果AP
高，所有银行都将不管BA0 - BAN输入状态的预充电。如果AP处于低电平，
然后BA0禁用来哪家银行定义为预充电。
DQ [63： 0]，
CB [7：0 ]
DM [ 8：0]
SSTL
-
数据和校验位输入/输出引脚。
DM为输入掩码信号为写入数据。当DM采样高输入数据被屏蔽
SSTL
在一个写访问高电平有效一致的输入数据。糖尿病被采样的两个边缘
DQS 。虽然DM引脚的输入而已， DM负载相匹配的DQ和DQS装载。
电源线和地线的DDR2 SDRAM的输入缓冲器，以及核心逻辑。
V
DD
和V
DDQ
引脚连接到V
DD
/V
DDQ
飞机上的这些模块。
差分数据选通信号的输入和输出数据。对于使用Rawcards举办X16的DRAM ， DQ0 7
路口
-
-
-
连接到DRAM和DQ8的LDQS销 15连接到DRAM的UDQS销
这些信号被捆绑在系统平面在V
SS
或V
DD
配置串行SPD
EEPROM 。
这是用于将数据传输进或流出该SPD EEPROM中的一个双向引脚。一个电阻
必须连接到V
DD
以充当上拉。
这个信号被用于时钟数据移入和移出该SPD EEPROM中的。电阻可能CON组
从连接的SCL到V
DD
作为一个上拉系统板上。
电源的SPD EEPROM 。此供给是分开的VDD / VDDQ电源面。
EEPROM的电源可操作在1.7V至3.6V 。
V
DD
,V
SS
DQS [8： 0]，
DQS [ 8：0]
SA [ 2 ：0]的
SDA
SCL
VDDSPD
供应
SSTL
供应
引脚配置
正面
1针
64针
65针
120针
121针
184针
185针
240针
背面
版本1.0 / 2005年4月
3
1240pin
DDR2 SDRAM非缓冲DIMM
引脚分配
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
名字
VREF
VSS
DQ0
DQ1
VSS
DQS0
DQS0
VSS
DQ2
DQ3
VSS
DQ8
DQ9
VSS
DQS1
DQS1
VSS
NC
NC
VSS
DQ10
DQ11
VSS
DQ16
DQ17
VSS
DQS2
DQS2
VSS
DQ18
DQ19
VSS
DQ24
DQ25
VSS
DQS3
DQS3
VSS
DQ26
DQ27
针
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
名字
VSS
NC(CB0)*
NC(CB1)*
VSS
NC(DQS8)*
NC(DQS8)*
VSS
NC(CB2)*
NC(CB3)*
VSS
VDDQ
CKE0
VDD
BA2
NC
VDDQ
A11
A7
VDD
A5
A4
VDDQ
A2
VDD
VSS
VSS
VDD
NC
VDD
A10/AP
BA0
VDDQ
WE
CAS
VDDQ
S1
ODT1
VDDQ
VSS
DQ32
针
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
名字
DQ33
VSS
DQS4
DQS4
VSS
DQ34
DQ35
VSS
DQ40
DQ41
VSS
DQS5
DQS5
VSS
DQ42
DQ43
VSS
DQ48
DQ49
VSS
SA2
NC ，测试
1
VSS
DQS6
DQS6
VSS
DQ50
DQ51
VSS
DQ56
DQ57
VSS
DQS7
DQS7
VSS
DQ58
DQ59
VSS
SDA
SCL
针
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
名字
VSS
DQ4
DQ5
VSS
DM0
NC
VSS
DQ6
DQ7
VSS
DQ12
DQ13
VSS
DM1
NC
VSS
CK1
CK1
VSS
DQ14
DQ15
VSS
DQ20
DQ21
VSS
DM2
NC
VSS
DQ22
DQ23
VSS
DQ28
DQ29
VSS
DM3
NC
VSS
DQ30
DQ31
VSS
针
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
名字
NC(CB4)*
NC(CB5)*
VSS
NC(DM8)*
NC
VSS
NC(CB6)*
NC(CB7)*
VSS
VDDQ
CKE1
VDD
A15
A14
VDDQ
A12
A9
VDD
A8
A6
VDDQ
A3
A1
VDD
CK0
CK0
VDD
A0
VDD
BA1
VDDQ
RAS
S0
VDDQ
ODT0
A13
VDD
VSS
DQ36
DQ37
针
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
名字
VSS
DM4
NC
VSS
DQ38
DQ39
VSS
DQ44
DQ45
VSS
DM5
NC
VSS
DQ46
DQ47
VSS
DQ52
DQ53
VSS
CK2
CK2
VSS
DM6
NC
VSS
DQ54
DQ55
VSS
DQ60
DQ61
VSS
DM7
NC
VSS
DQ62
DQ63
VSS
VDDSPD
SA0
SA1
*在parenthesises管脚名称应用到DIMM带ECC只。
*
NC ：无连接
注意事项：
1. TEST引脚被保留用于总线分析工具和连接不上标准的内存模块产品（ DIMM）的。
2. NC引脚不应连接任何东西，包括NC组内布辛。
版本1.0 / 2005年4月
4
1240pin
DDR2 SDRAM非缓冲DIMM
功能框图
256MB （ 32Mbx64 ） ： HYMP532U64 [P] 6
/S 0
/ DQS 0
DQS 0
DM 0
DQ 0
DQ 1
DQ 2
DQ 3
DQ 4
DQ 5
DQ 6
DQ 7
/ LDQ S
LD Q S
LD M
I / O 0
I / O 1
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
/ CS
/ DQS 4
DQS 4
DM 4
Q 32
Q 33
Q 34
Q 35
Q 36
Q 37
Q 38
Q 39
/ DQS 5
DQS 5
DM 5
Q 40
Q 41
Q 42
Q 43
Q 44
Q 45
Q 46
Q 47
/ LDQ S
LD Q S
LDM
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
0
1
2
3
4
5
6
7
/ CS
D0
D2
/ DQS 1
DQS 1
DM 1
DQ 8
DQ 9
Q 10
Q 11
Q 12
Q 13
问题14
问题15
/ UDQS
UDQS
UDM
I / O 8
I / O 9
I / O 1 0
I / O 1 1
I / O 1 2
I / O 1 3
I / O 1 4
I / O 15
/ UDQS
UDQS
UDM
I / O 8
I / O 9
I / O 1 0
I / O 1 1
I / O 1 2
I / O 1 3
I / O 1 4
I / O 1 5
/ DQS 2
DQS 2
DM 2
问题16
Q 17
Q 18
Q 19
Q 20
Q 21
Q 22
Q 23
/ LDQ S
LD Q S
LD M
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
0
1
2
3
4
5
6
7
/ CS
/ DQS 6
DQS 6
DM 6
Q 48
Q 49
Q 50
Q 51
Q 52
Q 53
Q 54
Q 55
/ DQS 7
DQS 7
DM 7
Q 56
Q 57
Q 58
Q 59
Q 60
Q 61
Q 62
Q 63
/ LDQ S
LD Q S
LDM
I / O
I / O
I / O
I / O
I / O
I / O
I / O
I / O
0
1
2
3
4
5
6
7
/ CS
D1
D3
/ DQS 3
DQS 3
DM 3
Q 24
Q 25
Q 26
Q 27
Q 28
Q 29
Q 30
Q 31
/ UDQS
UDQS
UDM
I / O 8
I / O 9
I / O 1 0
I / O 1 1
I / O 1 2
I / O 1 3
I / O 1 4
I / O 1 5
/ UDQS
UDQS
UDM
I / O 8
I / O 9
I / O 1 0
I / O 1 1
I / O 1 2
I / O 1 3
I / O 1 4
I / O 1 5
SCL
BA BA 0 1
A 0 - A 13
/ RAS
/ CAS
CKE 0
/ WE
ODT 0
VD S·P
VD D / V D D Q
V REF
VS S
SCL
WP
A0
S A0
发E RIA升P（D）
A1
S A1
SDA
SDRAM的
SDRAM的
SDRAM的
SDRAM的
SDRAM的
SDRAM的
SDRAM的
D 0 -D 3
D 0 -D 3
D 0 -D 3
D 0 -D 3
D 0 -D 3
D 0 -D 3
D 0 -D 3
A1
S A2
C罗 K·S IG N A升1。· A D s
C罗CK在P UT
C k的0 ， / C 0 K
SDRAM s
NC
K 1 ， / C K 1
S ERIA升P（D）
D 0 -D 3
2
K 2 ， / C K 2
2
D 0 -D 3
D 0 -D 3
OTE S：
1 。 Q， D M ，D Q S ， / D Q S resisto RS ： 2 2
+ /- 5 % .
2 。 B中的X，A X， / R A S ， / C A S ， / W e重新电阻取值： 10
+ /- 5 % .
版本1.0 / 2005年4月
5
QQ：2880707522 复制
