240PIN全缓冲DDR2 SDRAM DIMM的基于1Gb的C-版本。
这Hynix的全缓冲DIMM是一种高带宽&大容量的信道解决方案，具有窄
主机接口。海力士的FB -DIMM拥有新颖的架构，包括高级内存缓冲器的
隔离通道中的DDR2 SDRAM 。位于前侧中央此单组分
每个DIMM ，充当中继器和缓冲器的量被间所交换的所有信号和命令
主机控制器和所述的DDR2 SDRAM ，包括在数据和输出。主用主控板与主机通信
控制器采用业界标准差是点对点的系统板上的DIMM附近
Link接口的1.5V电源。
安博还允许存储流量缓冲，以支持大内存容量。所有的内存控制
用于DDR2 SDRAM器件驻留在主机中，其中包括存储器请求发起，定时，刷新
擦洗，备用，配置访问和电源管理。安博接口负责
处理通道和存储器的请求，并从本地FBDIMM和转发请求到其它
上的FBDIMM内存通道。
特点
240针全缓冲ECC双列直插式DDR2 SDRAM模组
JEDEC标准的双倍数据率2同步DRAM （ DDR2 SDRAM芯片）与1.8V +/- 0.1V电源
所有输入和输出都与SSTL_1.8接口兼容
内置有1GB DDR2 SDRAM芯片的60ball FBGA
主机接口和AMB组件行业标准兼容
MBIST ， IBIST测试功能
8银行架构
OCD （片外驱动器阻抗调整）
ODT （片上终端）
全差分时钟的操作（ CK & CK ）
可编程的突发长度4月8日与顺序和交错模式
自动刷新和自刷新支持
8192刷新周期/ 64ms的
串行存在检测与EEPROM
133.35 X 30.35毫米外形
符合RoHS
全DIMM散热器
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士电子不
假定用于描述电路的任何责任。没有专利许可。
启1.01 /九月2008年
1
1
240PIN全缓冲DDR2 SDRAM DIMM内存模块
订购信息
部件名称
HYMP112F72CP8N3-C4/Y5
HYMP112F72CP8D3-C4/Y5/S5/S6
HYMP112F72CP8D5-C4/Y5/S5/S6
HYMP125F72CP8N3-C4/Y5
HYMP125F72CP8D3-C4/Y5/S5/S6
HYMP125F72CP8D5-C4/Y5/S5/S6
HYMP151F72CP4N3-C4/Y5
HYMP151F72CP4D3-C4/Y5/S5/S6
HYMP151F72CP4D5-C4/Y5/S5/S6
HYMP151F72CP8D5-Y5/S5/S6
HYMP31GF72CMP4D5-Y5/S5/S6
4GB
8GB
512Mx72
1Gx72
36
72
4
4
4GB
512Mx72
36
2
2GB
256Mx72
18
2
1GB
128Mx72
9
1
密度
组织。
排名第
DRAM的
排名第
秩
AMB
供应商
英特尔
IDT
英特尔
IDT
英特尔
IDT
IDT
IDT
VERSION
D1
C1
AMB +
D1
C1
AMB +
D1
C1
AMB +
AMB +
AMB +
满
模块
30.35mm
H. S型身高
记
* ： 14和15位代表AMB供应商和修订。
** ：零件编号“P” ;第12位数字，表示无铅产品。
速度等级&关键参数
速度等级
DDR2 DRAM速度等级
FB- DIMM速度等级
FB- DIMM通道峰值吞吐量
FB- DIMM链路传输速率
C4
DDR2 533 4-4-4
PC2 4200
6.4
3.2
Y5
DDR2 667 5-5-5
PC2 5300
8.0
4.0
S5/6
DDR2 800 5-5-5 / 6-6-6
PC2 6400
9.6
4.8
GB的/ S
GT /秒
单位
地址表
密度
1GB
2GB
4GB
4GB
8GB
组织
128M X 72
256M X 72
512M X 72
512M X 72
1G X 72
秩
1
2
2
4
4
SDRAM的
128Mbx8
128Mbx8
256Mbx4
128Mbx8
256Mbx4
排名第
DRAM的
9
18
36
36
72
＃行/行/列地址
14(A0~A13)/3(BA0~BA2)/10(A0~A9)
14(A0~A13)/3(BA0~BA2)/10(A0~A9)
14(A0~A13)/3(BA0~BA2)/11(A0~A9,A11)
14(A0~A13)/3(BA0~BA2)/10(A0~A9)
14(A0~A13)/3(BA0~BA2)/11(A0~A9,A11)
刷新
法
8K / 64ms的
8K / 64ms的
8K / 64ms的
8K / 64ms的
8K / 64ms的
转速1.01 / 2008年9月
2
1
240PIN全缓冲DDR2 SDRAM DIMM内存模块
输入/输出功能描述
引脚名称
SCK
SCK
PN [ 13 ：0]
PN [ 13 ：0]
PS [ 9：0]
PS [ 9：0]
SN [13： 0]
SN [13： 0]
SS[9:0]
SS[9:0]
SCL
SDA
SA [ 2 ：0]的
VID [1：0 ]
RESET
俄罗斯足协
VCC
VDD
VTT
VDDSPD
VSS
TYPE
输入
输入
产量
产量
输入
输入
产量
产量
输入
输入
输入
输入/输出
输入
输入
输入
-
供应
供应
供应
供应
供应
极性
积极
负
积极
负
积极
负
积极
负
积极
负
-
-
-
-
低电平有效
-
+1.5V
+1.8V
+0.9V
+3.3V
系统时钟输入
系统时钟输入
主路北数据
主路北数据
小学南行数据
小学南行数据
二级路北数据
二级路北数据
二次南行数据
二次南行数据
串行存在检测（ SPD ）时钟输入
SPD数据输入/输出
防雷器的地址输入，也可以用于选择在AMB的DIMM数量
电压ID ：这些引脚必须悬空的基于DDR2的全缓冲的
ERED的DIMM
AMB复位信号
留作将来使用
AMB核心力量和AMB通道接口电源（ 1.5volt ）
DRAM电源和AMB DRAM I / O电源
DRAM地址/命令/时钟端接电源（ VDD / 2 ）
SPD电源
地
该DNU / M_Test引脚提供R / Cs的AD外部连接
测试Vref，而这是由一个分压器上产生的边缘
模块。它并不意在正常系统操作中使用与
不能在一个系统连接（ DNU ） 。这个测试引脚可能有其他
关于未来卡设计特征，如果是的话，将被包含在本
说明在那个时候。
总
功能说明
算
1
1
14
14
10
10
14
14
10
10
1
1
3
2
1
16
8
24
4
1
80
1
DNU / M_Test
- /模拟
- / 0.9V
240
转速1.01 / 2008年9月
3
1
240PIN全缓冲DDR2 SDRAM DIMM内存模块
引脚分配
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
名字
VDD
VDD
VDD
VSS
VDD
VDD
VDD
VSS
VCC
VCC
VSS
VTT
VCC
VSS
VTT
VID1
RESET
VSS
俄罗斯足协**
俄罗斯足协**
VSS
PN0
PN0
VSS
PN1
PN1
VSS
PN2
PN2
VSS
PN3
PN3
VSS
PN4
PN4
VSS
PN5
PN5
VSS
PN13
69
70
71
72
73
74
75
76
77
78
79
80
针
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
关键
VSS
PS0
PS0
VSS
PS1
PS1
VSS
PS2
PS2
VSS
PS3
PS3
名字
PN13
VSS
VSS
* RFU
* RFU
VSS
VSS
PN12
PN12
VSS
PN6
PN6
VSS
PN7
PN7
VSS
PN8
PN8
VSS
PN9
PN9
VSS
PN10
PN10
VSS
PN11
PN11
VSS
针
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
名字
VSS
PS4
PS4
VSS
VSS
* RFU
* RFU
VSS
VSS
PS9
PS9
VSS
PS5
PS5
VSS
PS6
PS6
VSS
PS7
PS7
VSS
PS8
PS8
VSS
俄罗斯足协**
俄罗斯足协**
VSS
VDD
VDD
VSS
VDD
VDD
VDD
VSS
VDD
VDD
VTT
SA2
SDA
SCL
针
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
名字
VDD
VDD
VDD
VSS
VDD
VDD
VDD
VSS
VCC
VCC
VSS
VCC
VCC
VSS
VTT
VID0
DNU / M_Test
VSS
俄罗斯足协**
俄罗斯足协**
VSS
SN0
SN0
VSS
SN1
SN1
VSS
SN2
SN2
VSS
SN3
SN3
VSS
SN4
SN4
VSS
SN5
SN5
VSS
SN13
189
190
191
192
193
194
195
196
197
198
199
200
NC =无连接，足协=留作将来使用。
针
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
关键
VSS
SS0
SS0
VSS
SS1
SS1
VSS
SS2
SS2
VSS
SS3
SS3
名字
SN13
VSS
VSS
* RFU
* RFU
VSS
VSS
SN12
SN12
VSS
SN6
SN6
VSS
SN7
SN7
VSS
SN8
SN8
VSS
SN9
SN9
VSS
SN10
SN10
VSS
SN11
SN11
VSS
针
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
名字
VSS
SS4
SS4
VSS
VSS
* RFU
* RFU
VSS
VSS
SS9
SS9
VSS
SS5
SS5
VSS
SS6
SS6
VSS
SS7
SS7
VSS
SS8
SS8
VSS
* RFU
* RFU
VSS
SCK
SCK
VSS
VDD
VDD
VDD
VSS
VDD
VDD
VTT
VDDSPD
SA0
SA1
注意：
在未来的模块实现，以用于这些销位置被保留用于传送时钟： *
** ：这些引脚的位置是预留给未来的架构的灵活性
1）以下的信号的CRC位，从而出现了正常序列的
PN12 / PN12 ， SN12 / SN12 ， PN13 / PN13 ， SN13 / SN13 ， PS9 / PS9 ， SS9 / SS9
转速1.01 / 2008年9月
4
1
240PIN全缓冲DDR2 SDRAM DIMM内存模块
功能框图
1GB （ 128Mbx72 ） ECC FB- DIMM
/S0
DQS0
/DQS0
DQS9
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQS4
/DQS4
DQS13
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
D0
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
D4
DQS1
/DQS1
DQS10
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQS5
/DQS5
DQS14
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
D1
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
D5
DQS2
/DQS2
DQS11
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQS6
/DQS6
DQS15
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
D2
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
D6
DQS3
/DQS3
DQS12
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQS7
/DQS7
DQS16
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
D3
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
D7
所有的地址/命令/控制/时钟
V
TT
DQS8
/DQS8
DQS17
DM
NU / CS
RDQS / RDQS
I / O 0
I / O 1
I / O 2
I / O
I / O
I / O
I / O
I / O
3
4
5
6
7
的DQ
/ DQS
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
D8
串行PD
SCL
SCL
WP
U0
A0
A1
SDA
A2
SA2
SDA
VTT
VCC
VDD SPD
VDD
VREF
VSS
终结者
AMB
PD系列， AMB
DO- D8 ， AMB
PN0-PN13
/PN0-/PN13
PS0-PS9
/PS0-/PS9
DQ0-DQ63
CB0-CB7
DQS0-DQS17
/DQS0-/DQS8
SCL
SDA
SA0-SA2
/ RESET
SCK / / SCK
A
M
B
SN0-SN13
/SN0-/SN13
SS0-SS9
/SS0-/SS9
/ S0- / CS （所有的SDRAM ）
CKE0 -> CKE
ODT -> ODT
BA0-BA2
A0-A15
/ RAS
/ CAS
/ WE
CK / / CK
SA0 SA1
DO-D8
DO- D8 ， SPD ， AMB
注意事项：
1. DQ到I / O接线可一个字节中的变化。
2.有各自的地址/命令/控制/时钟的两个物理拷贝。
转速1.01 / 2008年9月
5
QQ：2880707522 复制
