2007年7月

HY[B/I]18T256400B[C/F](L)

HY[B/I]18T256800B[C/F](L)

HY[B/I]18T256160B[C/F](L)

256兆位双数据速率 - 双SDRAM的

DDR2 SDRAM

符合RoHS标准的产品

互联网数据表

修订版1.11

互联网数据表

HY[B/I]18T256[40/80/16]0B[C/F](L)

256兆位双数据速率 - 双SDRAM的

HY [B / I] 18T256400B [C / F] （L ） ， HY [B / I] 18T256800B [C / F] （L ） ， HY [B / I] 18T256160B [C / F] （ L）

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工业温度高附加值产品类型

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qag_techdoc_rev400 / 3.2质量保证小组/ 2006-08-07

11172006-LBIU-F1TN

2

互联网数据表

HY[B/I]18T256[40/80/16]0B[C/F](L)

256兆位双数据速率 - 双SDRAM的

1

概观

本章提供了256兆双倍数据速率- SDRAM两个产品系列的概述，并介绍了其主要

的特点。

1.1

特点

256 - Mbit的双数据速率 - 双SDRAM提供以下主要功能：

片外驱动器阻抗调整（ OCD）和

1.8 V

±

0.1 V电源

1.8 V

±

0.1 V（ SSTL_18 ）兼容的I / O

片上端接（ ODT）为更好的信号质量

DRAM的组织与/ 4 ， 8和16的数据输出

自动预充电操作进行读取和写入突发

双数据速率的架构：每两次数据传输

自动刷新，自刷新和节能电源 -

时钟周期的四个内部银行的并发操作

断模式

可编程CAS延时： 3 ，4，5和6中

平均更新周期7.8

μs

在

T

例

低于

可编程突发长度： 4和8

85 °C, 3.9

μs

在85 ℃和95 ℃下

差分时钟输入（ CK和CK ）

通过EMRS2设置可编程自刷新速率

通过EMRS2设置可编程部分阵列刷新

双向，差分数据选通（ DQS和DQS ）是

发送/接收的数据。与读取边缘对齐

DCC通过EMRS2设置启用

完整和强度降低数据输出驱动器

数据中心对齐与写入数据。

DLL对齐DQ和DQS转换时钟

1K大小页面

封装：P （ G） -TFBGA - 60

×4

＆放大器;

×8

组件，

DQS可以用于单端数据选通信号被禁止

手术

P（ G） -TFBGA - 84

×16

组件

符合RoHS标准的产品

1)

进入每个时钟上升沿命令，数据和

数据掩码被引用到的DQS的两个边缘

比DDR2-400快所有速度等级符合

时序DDR2-400规格的时钟速率下运行时，

数据掩码（ DM ），用于写入数据

中科院发布了可编程的附加延迟更好

的200兆赫。

指令和数据总线效率

表1

性能表为-25 （F ）

产品型号代码的运行速度

速度等级

马克斯。时钟频率

@CL6

@CL5

@CL4

@CL3

分钟。 RAS -CAS延迟

分钟。行预充电时间

分钟。行活动时间

分钟。行周期时间

–25F

DDR2-800D 5-5-5

–2.5

DDR2-800E 6-6-6

400

333

266

200

15

15

45

60

单位

—

兆赫

兆赫

兆赫

兆赫

ns

ns

ns

ns

f

CK6

f

CK5

f

CK4

f

CK3

t

RCD

t

RP

t

RAS

t

RC

400

400

266

200

12.5

12.5

45

57.5

1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义

在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，

铅，镉，六价铬，多溴联苯和多溴联苯醚。

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3

互联网数据表

HY[B/I]18T256[40/80/16]0B[C/F](L)

256兆位双数据速率 - 双SDRAM的

表2

为-3性能表（ S）

产品型号代码的运行速度

速度等级

马克斯。时钟频率

@CL5

@CL4

@CL3

分钟。 RAS -CAS延迟

分钟。行预充电时间

分钟。行活动时间

分钟。行周期时间

–3

DDR2-667C 4-4-4

–3S

DDR2-667D 5-5-5

333

266

200

15

15

45

60

单位

—

兆赫

兆赫

兆赫

ns

ns

ns

ns

f

CK5

f

CK4

f

CK3

t

RCD

t

RP

t

RAS

t

RC

333

333

200

12

12

45

57

表3

为-3.7性能表

产品型号代码的运行速度

速度等级

马克斯。时钟频率

@CL5

@CL4

@CL3

分钟。 RAS -CAS延迟

分钟。行预充电时间

分钟。行活动时间

分钟。行周期时间

–3.7

DDR2-533C 4-4-4

单位

—

兆赫

兆赫

兆赫

ns

ns

ns

ns

f

CK5

f

CK4

f

CK3

t

RCD

t

RP

t

RAS

t

RC

266

266

200

15

15

45

60

表4

性能表-5

产品型号代码的运行速度

速度等级

马克斯。时钟频率

@CL5

@CL4

@CL3

分钟。 RAS -CAS延迟

分钟。行预充电时间

分钟。行活动时间

分钟。行周期时间

–5

DDR2-400B 3-3-3

单位

—

兆赫

兆赫

兆赫

ns

ns

ns

ns

f

CK5

f

CK4

f

CK3

t

RCD

t

RP

t

RAS

t

RC

200

200

200

15

15

40

55

牧师1.11 ， 2007-07

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互联网数据表

HY[B/I]18T256[40/80/16]0B[C/F](L)

256兆位双数据速率 - 双SDRAM的

1.2

描述

所有的控制和地址输入与同步

对外部提供的差分时钟。输入是

锁存的差分时钟的交叉点（CK上升沿和

CK下降） 。所有I / O都具有单端同步

在源同步DQS或差分DQS ， DQS对

时尚。

A用来传达行，列和行地址

在RAS -CAS复用样式信息。

在DDR2器件采用1.8 V

±

0.1 V电源

供应量。提供自动刷新和自刷新模式

随着各种节能省电模式。

描述的功能性和时序规范

包括在这个数据表是的DLL启用模式

操作。

在DDR2 SDRAM中P（ G） -TFBGA - 60和P （ G）可用 -

TFBGA -84封装。

在256兆位双数据速率 - 双SDRAM的是一个高

加快含CMOS同步DRAM设备

268435456位，并在内部配置为四银行

DRAM 。该器件的组织结构是16兆

×

4 I / O

×

4银行， 8兆

×

8个I / O

×

4银行或4兆位

×16

I / O

×

4银行

芯片。这些同步设备实现高速

起价400 MB /秒/针一般传输速率

应用程序。看

表1

性能数据。

该设备被设计为符合所有DDR2 DRAM的关键

产品特点：

发布的CAS延迟时间相加，

写入延迟=读取延迟 - 1 ，

正常和实力弱的数据输出驱动器，

片外驱动器（ OCD ）阻抗调整

片上端接（ ODT ）的功能。

牧师1.11 ， 2007-07

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