256兆比特的同步DRAM
HYB 39S256400 / 800 / 160T
初步信息
高性能：
-8
-8B
100
10
6
12
7
-10
100
10
7
15
8
单位
兆赫
ns
ns
ns
ns
多种突发读与写单
手术
自动和控制预充电
命令
读/写控制数据面膜（ × 4 ，
×
8)
数据掩码字节控制（ × 16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
8192刷新周期/ 64毫秒7,8
随机列地址每CLK
（ 1 -N规则）
3.3 V单
±
0.3 V电源
LVTTL接口版本
塑料包装：
P- TSOPII - 54 400mil宽度（ × 4 ，
×
8,
×
16)
-8一部分PC100 2-2-2操作
-8B一部分PC100 3-2-3操作
-10一部分PC66 2-2-2操作
f
CK
t
CK3
t
AC3
t
CK2
t
AC2
125
8
6
10
6
完全同步的时钟上升沿
0到70
°C
工作温度
由BA0 & BA1控制四家银行
可编程CAS延时： 2 ，3，4
可编程的缠绕顺序：顺序
或交织
可编程突发长度：
1, 2, 4, 8
该HYB 39S256400 / 800 / 160T四个银行同步DRAM的组织结构
4银行
×
16兆位
×
4 ， 4银行
×
8兆位
×
8和4银行
×
4兆位
×
16分别。这些同步
异步的设备实现了CAS延迟的高速数据传输速率通过采用芯片
体系结构，预取多个位，然后输出数据同步到系统时钟。
该芯片制造与西门子先进的256兆位DRAM制程技术。
该装置设计，以符合同步DRAM产品设置的所有JEDEC标准，
在电气上和机械上。所有的控制，地址，数据输入和输出电路中是
用外部提供的时钟的上升沿同步。
操作四个存储体交错的方式允许随机存取操作发生
在更高的速度可能比标准的DRAM 。是一个连续的，无缝的数据速率
可能因突发长度， CAS延迟和设备的速度等级。
自动刷新（ CBR）和自刷新操作的支持。这些器件的工作，有
采用3.3 V单
±
0.3 V电源供电，在TSOPII封装。
半导体集团
1
1998-10-01
HYB 39S256400 / 800 / 160T
256兆比特的同步DRAM
订购信息
TYPE
LVTTL -版本
HYB 39S256400T - 8
根据要求
P- TSOP - 54-2 400万125 MHz的4B
×
16 M
×
4 SDRAM
PC100-222-620
P- TSOP - 54-2 400万100 MHz的4B
×
16 M
×
4 SDRAM
PC100-323-620
P- TSOP - 54-2 400万66 MHz的4B
×
16 M
×
4 SDRAM
PC66-222-820
P- TSOP - 54-2 400万125 MHz的4B
×
8 M
×
8 SDRAM
PC100-222-620
P- TSOP - 54-2 400万100 MHz的4B
×
8 M
×
8 SDRAM
PC100-323-620
P- TSOP - 54-2 400万66 MHz的4B
×
8 M
×
8 SDRAM
PC66-222-820
P- TSOP - 54-2 400万125 MHz的4B
×
4 M
×
16 SDRAM
PC100-222-620
P- TSOP - 54-2 400万100 MHz的4B
×
4 M
×
16 SDRAM
PC100-323-620
P- TSOP - 54-2 400万66 MHz的4B
×
4 M
×
16 SDRAM
PC66-222-820
订购
CODE
包
描述
根据要求HYB 39S256400T -8B
根据要求HYB 39S256400T - 10
HYB 39S256800T - 8
根据要求
根据要求HYB 39S256800T -8B
根据要求HYB 39S256800T - 10
HYB 39S256800T - 8
根据要求
根据要求HYB 39S256800T -8B
根据要求HYB 39S256800T - 10
引脚说明和引脚
CLK
CKE
CS
RAS
CAS
WE
A0 - A12
BA0 ， BA1
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
BANK SELECT
DQ
数据输入/输出
电源（ + 3.3V）
地
电源DQ的（ + 3.3 V ）
地面DQ的
没有连接
DQM ， LDQM ， UDQM数据面膜
V
DD
V
SS
V
DDQ
V
SSQ
NC
半导体集团
2
1998-10-01
HYB 39S256400 / 800 / 160T
256兆比特的同步DRAM
TSOPII - 54 （ 10.16毫米
×
22.22毫米，0.8 mm间距）
0.1
±0.05
1
±0.05
15
±5
10.16
±0.13 2)
0.8
15
±5
3)
0.35
+0.1
-0.05
0.15
+0.06
-0.03
0.5
±0.1
11.76
±0.2
26x 0.8 = 20.8
0.1 54x
0.2
M
54x
54
28
6 MAX
1最大2.5
22.22
±0.13 1)
索引标记
1)
27
GPX09039
不包括塑料的0.15最高每面或金属突起
2)
不包括0.25最大每侧塑料突起
3)
不包括0.13最大每侧dambar突出
引脚CON组fi guration的
×
4,
×
8 &
×
16组织256 M-的DRAM
半导体集团
3
1998-10-01
HYB 39S256400 / 800 / 160T
256兆比特的同步DRAM
列地址
A0 - A9 ， A11 ， AP
BA0 ， BA1
COLUMN
地址计数器
COLUMN
地址缓冲器
行地址
A0 - A12,
BA0 ， BA1
行地址
卜FF器
刷新
计数器
ROW
解码器
ROW
解码器
ROW
解码器
ROW
解码器
感测放大器&我（ O）总线
感测放大器&我（ O）总线
感测放大器&我（ O）总线
BANK 0
银行1
2银行
感测放大器&我（ O）总线
列解码器
列解码器
列解码器
列解码器
内存
ARRAY
内存
ARRAY
内存
ARRAY
内存
ARRAY
3银行
8196 x
2048 x
4位
8196 x
2048 x
4位
8196 x
2048 x
4位
8196 x
2048 x
4位
输入缓冲器
输出缓冲器
DQ0 - DQ3
控制逻辑&定时发生器
CLK CKE CS RAS CAS WE DQM
V
REF
*)
*）仅SSTL版本
SPB03781
框图64男
×
4 SDRAM （ 13/11/2寻址）
半导体集团
4
1998-10-01
HYB 39S256400 / 800 / 160T
256兆比特的同步DRAM
列地址
A0 - A9 ， AP ，
BA0 ， BA1
COLUMN
地址计数器
COLUMN
地址缓冲器
行地址
A0 - A12,
BA0 ， BA1
行地址
卜FF器
刷新
计数器
ROW
解码器
感测放大器&我（ O）总线
感测放大器&我（ O）总线
ROW
解码器
感测放大器&我（ O）总线
ROW
解码器
感测放大器&我（ O）总线
ROW
解码器
内存
ARRAY
3银行
列解码器
列解码器
BANK 0
银行1
列解码器
2银行
8192 x
1024 x
8位
8192 x
1024 x
8位
8192 x
1024 x
8位
列解码器
内存
ARRAY
内存
ARRAY
内存
ARRAY
8192 x
1024 x
8位
输入缓冲器
输出缓冲器
DQ0 - DQ7
控制逻辑&定时发生器
CLK CKE CS RAS CAS WE DQM
V
REF
*)
*）仅SSTL版本
SPB03780
框图32男
×
8 SDRAM （ 13/10/2寻址）
半导体集团
5
1998-10-01
QQ：2881677436 复制
