16兆位同步DRAM
（第二代）
先进的信息
高性能：
CAS延时= 3
-8
125
8
7
-10
100
10
8
单位
兆赫
ns
ns
HYB 39S16400 / 800 / 160AT - 8 / -10
多种突发读与写单
手术
自动和控制预充电
命令
读/写控制数据面膜（ × 4 ，
×
8)
双数据掩码字节控制（ × 16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
4096刷新周期/ 64毫秒
随机列地址每CLK
（ 1 -N规则）
3.3 V单
±
0.3 V电源
LVTTL接口版本
塑料包装：
P- TSOPII - 44-1 400密耳的宽度（ × 4 ，
×
8)
P- TSOPII - 50-1 400密耳的宽度（ × 16 ）
f
CK
t
CK3
t
AC3
单脉冲RAS接口
完全同步的时钟上升沿
= 0至70
°C
工作温度
双由银行控制的A11 （库选择）
可编程CAS延时： 1 ， 2 ， 3
可编程的缠绕顺序：顺序
或交织
可编程突发长度：
1，2， 4，8和全页顺序类型
1，2， 4，8为交错型
该HYB 39S1640x / 80X / 16xAT是双行同步DRAM的基础上，模具修改“B”
和“C” ，并组织成2银行
×
2兆位
×
4 ， 2银行
×
1兆位
×
8和2银行
×
512千位
×
16
分别。这些同步设备实现高速数据传输速率高达125 MHz由
采用芯片体系结构，预取多个位，然后，可以同步的数据输出到
一个系统时钟。被制造与西门子先进芯片的16 Mb DRAM制程技术。
该装置设计，以符合同步DRAM产品设置的所有JEDEC标准，
在电气上和机械上。所有的控制，地址，数据输入和输出电路中是
用外部提供的时钟的上升沿同步。
操作两个存储体中以交错的方式允许随机存取操作发生
在更高的速度可能比标准的DRAM 。最多的连续和无缝数据速率
125兆赫可能因突发长度， CAS延迟和设备的速度等级。
自动刷新（ CBR）和自刷新操作的支持。这些设备与单个操作
3.3 V
±
0.3 V电源供电，在TSOPII封装。
半导体集团
1
1998-10-01
HYB 39S16400 / 800 / 160AT - 8 / -10
16兆位同步DRAM
订购信息
TYPE
LVTTL -版本
HYB 39S16400AT - 8 Q67100 - Q1333 P- TSOPII - 44-1 （ 400万）， 125 MHz的2B
×
2 M
×
4 SDRAM
PC66 2-2-2
HYB 39S16400AT - 10 Q67100 - Q1323 P- TSOPII - 44-1 （ 400万）， 100 MHz的2B
×
2 M
×
4 SDRAM
PC66 2-2-2
HYB 39S16800AT - 8 Q67100 - Q1335 P- TSOPII - 44-1 （ 400万）， 125 MHz的2B
×
1 M
×
8 SDRAM
PC66 2-2-2
HYB 39S16800AT - 10 Q67100 - Q1327 P- TSOPII - 44-1 （ 400万）， 100 MHz的2B
×
1 M
×
8 SDRAM
PC66 2-2-2
HYB 39S16160AT - 8 Q67100 - Q1337 P- TSOPII - 50-1 （ 400万）， 125 MHz的2B
×
512 k
×
16 SDRAM
HYB 39S16160AT - 10 Q67100 - Q1331 P- TSOPII - 50-1 （ 400万）， 100 MHz的2B
×
512 k
×
16 SDRAM
引脚名称
CLK
CKE
CS
RAS
CAS
WE
A0 - A10
A11 （BS）的
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
BANK SELECT
DQ
DQM ， LDQM ，
UDQM
数据输入/输出
数据屏蔽
电源（ + 3.3V）
地
电源DQ的（ + 3.3 V ）
地面DQ的
没有连接
订购代码封装
描述
V
DD
V
SS
V
DDQ
V
SSQ
NC
半导体集团
2
1998-10-01
HYB 39S16400 / 800 / 160AT - 8 / -10
16兆位同步DRAM
V
DD
DQ0
V
SSQ
DQ1
V
DDQ
DQ2
V
SSQ
DQ3
V
DDQ
北卡罗来纳州
北卡罗来纳州
WE
CAS
RAS
CS
A11
A10
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
SPP03402
V
SS
DQ7
V
SSQ
DQ6
V
DDQ
DQ5
V
SSQ
DQ4
V
DDQ
北卡罗来纳州
北卡罗来纳州
DQM
CLK
CKE
北卡罗来纳州
A9
A8
A7
A6
A5
A4
V
SS
引脚配置
半导体集团
3
1998-10-01
HYB 39S16400 / 800 / 160AT - 8 / -10
16兆位同步DRAM
信号引脚说明
针
CLK
CKE
TYPE
输入
输入
信号极性功能
脉冲
水平
积极
EDGE
活跃
高
活跃
低
系统时钟输入。所有的SDRAM的输入是
采样时钟的上升沿。
激活CLK信号时高，停用
当低，从而引发或者电源CLK信号
关断模式，挂起模式或自刷新模式。
CS使低时和禁用命令解码器
命令解码器时高。当命令
解码器被禁用，新的命令将被忽略，但
以前的行动仍在继续。
当在时钟的正上升沿采样，
CAS ， RAS和我们定义的命令被执行
SDRAM中。
在一个银行激活指令周期， A0 - A10定义
该行地址（ RA0 - RA10 ）时，在抽样的上升
时钟边沿。
在读或写命令周期中， A0 - A9定义
列地址（ CA0 - 可）在采样时
时钟上升沿。区域CAn取决于从SDRAM
组织。
4M
×
4 SDRAM区域CAn = CA9
2M
×
8 SDRAM区域CAn = CA8
1M
×
16 SDRAM区域CAn = CA7
除了列地址， A 10用于调用
在脉冲串的末端autoprecharge操作读或
写周期。如果A10的高， autoprecharge被选择并
A11定义银行预充电（低=银行A，
高= B银行） 。如果A10为低， autoprecharge被禁用。
在一个预充电命令周期，A10是用在
与A11一起使用，以控制哪些银行（县）
预充电。如果A10很高，无论是银行A和银行B将
预充电不论A11的状态。如果A10的低，
那么A11是用来哪家银行定义为预充电。
选择哪家银行是活跃。 A11的低选择A银行
和A11高选择银行B.
数据输入/输出引脚以相同的方式操作为上
传统的DRAM 。
CS
输入
脉冲
RAS
CAS
WE
A0 - A10
输入
脉冲
活跃
低
–
输入
水平
A11 （BS）的
DQX
输入
水平
–
–
输入
水平
产量
半导体集团
4
1998-10-01
HYB 39S16400 / 800 / 160AT - 8 / -10
16兆位同步DRAM
信号引脚说明
（续）
针
DQM
LDQM
UDQM
TYPE
输入
信号极性功能
脉冲
活跃
高
数据输入/输出的掩码会将DQ缓冲区中
高阻抗状态采样为高电平时。在读模式下，
DQM有两个时钟周期的等待时间，并且控制
输出缓冲器等的输出使能。在写模式， DQM
具有零延迟，并作为由字掩模
允许要写入输入数据，如果它是低，但块的
写操作，如果DQM高。
电源和地的输入缓冲器和核心逻辑。
为输出缓冲器，以隔离的电源和接地
提供更好的噪声抑制能力。
V
DD
V
SS
V
DDQ
V
SSQ
供应 -
供应 -
–
–
半导体集团
5
1998-10-01
QQ：2881677436 复制
