16兆位同步DRAM
HYB 39S16400 / 800 / 160CT - 8 / -10
高性能：
-8
-10
100
10
7
12
8
单位
兆赫
ns
ns
ns
ns
f
CK （ MAX 。 ）
t
CK3
t
AC3
t
CK2
t
AC2
125
8
6
10
6
多种突发读与写单
手术
自动和控制预充电
命令
数据模板的读/写控制
双数据掩码字节控制（ × 16 ）
自动刷新（ CBR）和自刷新
挂起模式和掉电模式
4096刷新周期/ 64毫秒
随机列地址每CLK
（ 1 -N规则）
3.3 V单
±
0.3 V电源
LVTTL接口
塑料包装：
P- TSOPI -44 400mil宽度（ ×4，
×
8)
P- TSOPII - 50 400mil宽度（ × 16 ）
-8版本PC100应用
完全同步的时钟上升沿
0到70
°C
工作温度
通过A11双控银行（ Bank选择）
可编程CAS延时： 2,3
可编程序自动换行：
顺序或交织
可编程突发长度： 1 ， 2 ， 4 ， 8
全页（可选）序贯包装
周围
该HYB39S16400 / 800 / 160CT是双行同步DRAM的基于西门子0.25
m
流程和组织为2银行
×
2兆位
×
4 ， 2银行
×
1兆位
×
8和2银行
×
512千位
×
16分别。这些同步设备实现高速数据传输速率高达125
兆赫通过使用一个芯片的架构，预取多个位，然后将同步输出
数据到一个系统时钟。该芯片制造与西门子先进的16 Mb DRAM制程
技术。
该装置设计，以符合同步DRAM产品设置的所有JEDEC标准，
在电气上和机械上。所有的控制，地址，数据输入和输出电路中是
用外部提供的时钟的上升沿同步。
操作两个存储体中以交错的方式允许随机存取操作，以
发生在更高的速度可能比标准的DRAM 。对一个连续的，无缝的数据速率
至125MHz能够根据脉冲串长度， CAS等待时间和器件的速度等级。
自动刷新（ CBR）和自刷新操作的支持。这些设备与单个操作
3.3V
±
0.3V电源，在TSOPII封装。
这些同步DRAM器件可与LV- TTL接口。
半导体集团
1
1998-10-01
HYB 39S16400 / 800 / 160CT - 8 / -10
16兆位同步DRAM
订购信息
TYPE
LVTTL -版本
HYB 39S16400CT - 8
HYB 39S16400CT - 10
HYB 39S16800CT - 8
HYB 39S16800CT - 10
HYB 39S16160CT - 8
HYB 39S16160CT - 10
根据要求
根据要求
根据要求
根据要求
根据要求
根据要求
P- TSOPII - 44-1 400万
P- TSOPII - 44-1 400万
P- TSOPII - 44-1 400万
P- TSOPII - 44-1 400万
P- TSOPII - 50 400万
P- TSOPII - 50 400万
125 MHz的2B
×
2 M
×
4 SDRAM ， PC100 2-2-2
100 MHz的2B
×
2 M
×
4 SDRAM ， PC66 2-2-2
125 MHz的2B
×
1 M
×
8 SDRAM ， PC100 2-2-2
100 MHz的2B
×
1 M
×
8 SDRAM ， PC66 2-2-2
125 MHz的2B
×
512k
×
16 SDRAM
100 MHz的2B
×
512k
×
1 SDRAM
订购代码
包
描述
引脚名称
CLK
CKE
CS
RAS
CAS
WE
A0 - A10
A11 （BS）的
时钟输入
时钟使能
芯片选择
行地址选通
列地址选通
写使能
地址输入
BANK SELECT
DQ
DQM ， LDQM ，
UDQM
数据输入/输出
数据屏蔽
电源（ + 3.3V）
地
电源DQ的（ + 3.3 V ）
地面DQ的
没有连接
V
DD
V
SS
V
DDQ
V
SSQ
NC
半导体集团
2
1998-10-01
HYB 39S16400 / 800 / 160CT - 8 / -10
16兆位同步DRAM
V
DD
北卡罗来纳州
V
SSQ
DQ0
V
DDQ
北卡罗来纳州
V
SSQ
DQ1
V
DDQ
北卡罗来纳州
北卡罗来纳州
WE
CAS
RAS
CS
A11
A10
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
SPP03401
V
SS
北卡罗来纳州
V
SSQ
DQ3
V
DDQ
北卡罗来纳州
V
SSQ
DQ2
V
DDQ
北卡罗来纳州
北卡罗来纳州
DQM
CLK
CKE
北卡罗来纳州
A9
A8
A7
A6
A5
A4
V
SS
V
DD
DQ0
V
SSQ
DQ1
V
DDQ
DQ2
V
SSQ
DQ3
V
DDQ
北卡罗来纳州
北卡罗来纳州
WE
CAS
RAS
CS
A11
A10
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
SPP03402
V
SS
DQ7
V
SSQ
DQ6
V
DDQ
DQ5
V
SSQ
DQ4
V
DDQ
北卡罗来纳州
北卡罗来纳州
DQM
CLK
CKE
北卡罗来纳州
A9
A8
A7
A6
A5
A4
V
SS
V
DD
DQ0
DQ1
V
SSQ
DQ2
DQ3
V
DDQ
DQ4
DQ5
V
SSQ
DQ6
DQ7
V
DDQ
LDQM
WE
CAS
RAS
CS
A11
A10
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
SPP03403
V
SS
DQ15
DQ14
V
SSQ
DQ13
DQ12
V
DDQ
DQ11
DQ10
V
SSQ
DQ9
DQ8
V
DDQ
北卡罗来纳州
UDQM
CLK
CKE
北卡罗来纳州
A9
A8
A7
A6
A5
A4
V
SS
引脚配置
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3
1998-10-01
HYB 39S16400 / 800 / 160CT - 8 / -10
16兆位同步DRAM
信号引脚说明
针
CLK
CKE
TYPE
输入
输入
信号极性功能
脉冲
水平
正的系统时钟输入。所有的SDRAM的输入采样
EDGE
在时钟的上升沿。
活跃
高
活跃
低
激活CLK信号为高电平时，并停用CLK
信号为低电平时，从而inititiates无论是掉电模式，
挂起模式或自刷新模式。
CS使命令解码器时低，并禁止
命令解码器高时。当指令译码器是
禁用，新的命令将被忽略，但以前的操作
继续。
当在时钟的正上升沿采样，CAS
RAS和WE定义命令由执行
SDRAM 。
在一个银行激活指令周期， A0 - A10定义
行地址（ RA0 - RA10 ）时，在时钟的上升沿采样
边缘。
在读或写命令周期中， A0 - A9定义
列地址（ CA0 - CAN）时，在时钟的上升沿采样
边缘。区域CAn取决于从SDRAM组织。
4M
×
4 SDRAM区域CAn = CA9
2M
×
8 SDRAM区域CAn = CA8
1M
×
16 SDRAM区域CAn = CA7
除了列地址， A 10用于调用自动
预充电操作在突发读或写周期的结束。如果
A10的高， autoprecharge选择和A11限定了银行
被预充电（低=银行A，高= B银行） 。如果A10的低，
autoprecharge被禁用。
在一个预充电命令周期， A10的结合使用
与A11来控制银行（县）预充电。如果A10很高，
无论银行A和银行B将被无关的预充电
A11的状态。如果A10为低电平，则A11是用来定义哪些银行
预充电。
选择哪家银行是活跃。 A11的低选择银行A和
A11高选择银行B.
数据输入/输出引脚以相同的方式操作为上
传统的DRAM 。
的数据输入/输出掩模放置到DQ缓冲器中高
当采样为高阻抗状态。在读模式， DQM有
的两个时钟周期的等待时间，并控制输出缓冲器状
输出使能。在写模式， DQM具有零延迟，
通过使输入的数据写入，如果它作为一个字掩模
低，但如果块DQM是高的写操作。
CS
输入
脉冲
RAS
CAS
WE
A0 -
A10
输入
脉冲
活跃
低
–
输入
水平
A11
（ BS）
DQX
输入
水平
–
–
活跃
高
输入电平
产量
脉冲
DQM ，输入
LDQM ，
UDQM
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HYB 39S16400 / 800 / 160CT - 8 / -10
16兆位同步DRAM
信号引脚说明
（续）
针
TYPE
信号极性功能
–
–
电源和地的输入缓冲器和核心逻辑。
为输出缓冲器，以隔离的电源和接地
提供更好的噪声抑制能力。
V
DD
V
SS
V
DDQ
V
SSQ
供应 -
供应 -
CKE
CKE缓冲区
自
刷新时钟
行解码器
2048
ROW
地址
计数器
银行
行/列
SELECT
11
1024
4
感测放大器
列解码器
和DQ门
8
2048 x 1024
记忆银行
CLK
CLK缓冲器
预解码一
8
12
11
模式寄存器
8
3
顺序
控制
B组
数据输入/输出缓冲器
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11 （BS）的
CS
地址缓冲器（ 12 ）
12
3
顺序
控制
银行
数据锁存器
DQ0
DQ1
DQ2
DQ3
CS BUFFER
数据锁存器
8
命令解码器
RAS
RAS缓冲区
11
预解码B
列解码器
和DQ门
B组
行/列
感测放大器
1024
记忆B银行
2048 x 1024
2048
SPB02835
CAS
CAS缓冲区
SELECT
WE
WE缓冲器
DQM
DQM缓冲区
行解码器
框图HYB 39S16400CT （ 2银行
×
2 M
×
4 SDRAM ）
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5
1998-10-01
QQ：2880707522 复制
