2007年1月
HYB25DC128800C[E/F]
HYB25DC128160C[E/F]
1 2 8 - 兆比特 ouble - D ATA - R的吃了SD RAM
DDR SDRAM
互联网数据表
修订版1.1
互联网数据表
HYB25DC128[800/160]C[E/F]
128 - Mbit的双数据速率SDRAM
HYB25DC128800C [E / F] ， HYB25DC128160C [E / F]
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03062006-JXUK-E7R1
2
互联网数据表
HYB25DC128[800/160]C[E/F]
128 - Mbit的双数据速率SDRAM
1
1.1
概观
特点
本章列出的产品系列HYB25DC128 [ 160分之800 ] C [ E / F]和订购信息的所有主要功能。
双倍数据速率的架构：每个时钟周期两个数据传输
双向数据选通（ DQS）进行传输和接收的数据，在接收机处捕获数据中使用
DQS是边沿对齐的数据进行读取和居中对齐进行写入数据
差分时钟输入
四大银行内部的并发操作
数据掩码（DM）写入数据
DLL对齐DQ和DQS转换与CK转换
命令中输入的每个正CK边缘;数据和数据屏蔽参照DQS的两个边缘
突发长度：2， 4或8个
CAS延迟： 2 ， 2.5 ， 3
自动预充电选项为每个突发访问
自动刷新和自刷新模式
RAS-锁定支持
t
RAP
=
t
RCD
15.6
s
最大平均周期刷新间隔
2.5 V （ SSTL_2兼容）I / O
V
DDQ
= 2.5 V
±
0.2 V
V
DD
= 2.5 V
±
0.2 V
PG- TFBGA - 60封装， 3无人区行（ 8
×
12 mm
2
)
PG- TSOPII -66封装
铅和halogene无=绿色产品
表1
性能
产品型号代码的运行速度
速度等级
马克斯。时钟频率
部件
@CL3
@CL2.5
@CL2
–5
DDR400B
–6
DDR333
166
166
133
单位
—
兆赫
兆赫
兆赫
f
CK3
f
CK2.5
f
CK2
200
166
133
在128兆位双数据速率SDRAM的是一个高速的CMOS，包含动态随机存取存储器
134217728位。它在内部配置为四银行DRAM 。
在128兆位双数据速率SDRAM采用一个双数据速率的体系结构来实现高速操作。双
数据速率的体系结构本质上是一个
2n
预取结构以用于传输每个时钟两个数据字的接口
周期在I / O引脚。为128兆双倍数据速率SDRAM单个读或写访问有效的由一个单一的
的2n比特宽，一个时钟的内部DRAM芯周期的数据传输和两个相应的n比特宽的，一个半时钟周期
数据传输的I / O引脚。
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HYB25DC128[800/160]C[E/F]
128 - Mbit的双数据速率SDRAM
双向数据选通（ DQS）与外部发送，与数据一起，用于在接收器中的数据采集应用。 DQS是
频闪的过程中读取和写操作过程中的内存控制器传输。 DQS是边沿对齐数据的读取
和中心对齐进行写入数据。
在128兆位双数据速率SDRAM的工作在差分时钟（ CK和CK ; CK的交叉变为高电平并
CK变低被称为CK的上升沿） 。命令（地址和控制信号）被注册在每
CK的上升沿。输入数据被登记在DQS的两个边缘，而输出数据被引用到的DQS的两个边缘，如
以及对照的两个边缘。
读取和写入访问到DDR SDRAM是突发式;存取开始在一个选定的位置，并持续一段
在编程序列位置设定的号码。访问开始激活命令的登记，
，然后接着是读或写命令。注册与激活指令的地址位用于
选择银行和行进行访问。地址位注册暗合了读或写命令使用
选择银行和突发访问的起始列位置。
在DDR SDRAM中提供可编程的读或写的2，4或8个位置脉冲串长度。在自动预充电功能
可被使能，以提供一个自定时行预充电在脉冲串存取的端发起的。
与标准的SDRAM ， DDR SDRAM芯片的流水线，多组结构允许并发操作，从而
通过隐藏行预充电及激活时间提供高的有效带宽。
自动刷新模式与省电省电模式一起提供。所有输入均与行业兼容
标准SSTL_2 。所有输出SSTL_2 ， II级兼容。
注：所描述的功能并包含在此数据表中的时序规格适用的DLL启用模式
操作。
表2
订单信息符合RoHS的产品
产品型号
1)
HYB25DC128800CE-5
HYB25DC128160CE-5
HYB25DC128160CF-5
HYB25DC128800CE–6
HYB25DC128160CE–6
HYB25DC128800CF–6
HYB25DC128160CF–6
组织。 CAS- RCD -RP
潜伏期
×8
×16
×16
×8
×16
×8
×16
PG-TFBGA-60
2.5-3-3
166
2-3-3
133
PG-TFBGA-60
DDR333B PG- TSOPII -66
3-3-3
时钟CAS- RCD -RP时钟速度
（ MHz）的潜伏期
（兆赫）
200
2.5-3-3
166
包
记
2)
DDR400B PG- TSOPII -66
1 ） HYB ：代号为内存组件
25DC ：■在
V
DDQ
= 2.5 V
128 ： 128兆位密度
一百六十○分之八百：变型产品
×8
和
×16
C：模具修订版C
F / E：包装类型TSOP和FBGA
L：低功率版（应要求提供） - 这些组件是专门选择低
I
DD6
自刷新电流
-5 ， - 6 ：速度等级
2 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
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HYB25DC128[800/160]C[E/F]
128 - Mbit的双数据速率SDRAM
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引脚配置
一个DDR SDRAM的引脚配置中列出的功能
表3
（ 60引脚） 。在Pin ＃ /缓冲器＃中使用的缩写
列在解释
表4
和
表5
分别。管脚号为FBGA的描述
图1
那的
TSOP封装
图2中。
表3
DDR SDRAM的引脚配置
球＃ / ＃引脚
时钟信号
G2, 45
G3, 46
H3, 44
控制信号的
H7, 23
G8, 22
G7, 21
H8, 24
J8, 26
J7, 27
K7, 29
L8, 30
L7, 31
M8, 32
M2, 35
L3, 36
L2, 37
K3, 38
K2, 39
J3, 40
K8, 28
J2, 41
H2, 42
RAS
CAS
WE
CS
BA0
BA1
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
AP
A11
A12
NC
F9, 17
A13
NC
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
NC
I
NC
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
—
SSTL
—
地址信号12
注： 256 MB或更大的模
注： 128 MB或更小的裸片
地址信号13
注： 1基于千兆模具
注： 512 MB或更小的裸片
地址总线11：0
行地址选通
列地址选通
写使能
芯片选择
银行地址总线2 ： 0
CK
CK
CKE
I
I
I
SSTL
SSTL
SSTL
时钟信号
互补时钟信号
时钟使能
名字
针
TYPE
卜FF器
TYPE
功能
地址信号
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