HYB25D256400/800T/AT
256兆位双数据拉塔SDRAM
特点
CAS延迟和频率
CAS延迟
2
2.5
.
最大工作频率（MHz ）
DDR266A
DDR266B
DDR200
-7
-7.5
-8
133
125
100
143
133
125
双倍数据速率的架构：两个数据传输
在每个时钟周期
双向数据选通（ DQS ）被发送
与数据接收，以便在拍摄中使用
在接收数据
DQS是边沿对齐的数据进行读取，并
中心对齐与写入数据
差分时钟输入（ CK和CK ）
四个内部银行的并发操作
数据掩模（DM）写入数据
DLL对齐DQ和DQS转换与CK
转场。
进入每个积极的CK边缘的命令;
数据和数据屏蔽参考的两个边缘
的DQ
突发长度：2， 4或8个
CAS延迟： 2 ， 2.5
自动预充电选项，每个突发访问
自动刷新和自刷新模式
7.8
s
最大平均周期刷新
间隔
2.5V （ SSTL_2兼容）I / O
V
DDQ
= 2.5V
±
0.2V / V
DD
= 2.5V
±
0.2V
TSOP66封装
描述
256MB的DDR SDRAM是高速CMOS ，
包含动态随机存取存储器
268435456位。它是在内部配置为
四银行DRAM 。
256MB的DDR SDRAM采用双数据速率
体系结构来实现高速操作。该
双倍数据速率的体系结构本质上是一个
2n
预取结构与设计的接口
每个时钟周期传输两个数据字的I / O
销。对于256MB的单个读或写访问
DDR SDRAM有效地由一个单一的
2n-bit
宽，一个时钟的内部时钟周期的数据传输
DRAM芯和两个相应的n比特宽的，单
半个时钟周期数据传输的I / O引脚。
双向数据选通（ DQS ）被发送
外，还有数据，在数据采集应用
接收机。 DQS是由所发射的一个选通脉冲
DDR SDRAM在读取和存储
在写操作控制器。 DQS是边沿对齐用
数据读取和中心对齐与数据
写道。
256MB的DDR SDRAM从differen-工作
TiAl基时钟（ CK和CK ， CK的交叉会
高和CK变低的称为位置
CK的边略去） 。命令（地址和控制
信号）注册在CK的每个上升沿。
输入数据被登记在DQS的两个边缘，并
输出数据被引用到的DQS的两个边缘，如
以及对照的两个边缘。
读取和写入访问到DDR SDRAM是
爆导向;存取开始在选定的位置
并继续为位置的设定数量
在一个编程序列。访问开始
激活命令的登记，然后将其
其次是读或写命令。地址
位重合注册与激活命令
用于选择银行和行进行访问。
地址位注册暗合了
读或写命令被用来选择该行
和脉冲串的起始列位置
访问。
在DDR SDRAM提供了可编程只读
或写的2 ，4或8的位置爆裂长度。一个汽车
预充电功能可被使能，以提供一
自定时行预充电，在结尾处启动的
的突发访问。
与标准的SDRAM ，流水线，多组
DDR SDRAM芯片的体系结构允许并发
操作，从而提供高有效频带 -
宽度隐藏行预充电和激活时间。
自动刷新模式与一个提供沿
节能省电模式。所有的输入都是
与JEDEC标准兼容SSTL_2 。
所有输出SSTL_2 ， II级兼容。
注意：
所描述的功能和定时
包含在此数据表规格为
DLL中启用的操作模式。
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HYB25D256400/800T/AT
256兆位双数据速率SDRAM的
输入/输出功能描述
符号
CK ， CK
TYPE
输入
功能
时钟：
CK和CK是差分时钟输入。所有地址和控制输入信号SAM-
PLED的CK和CK的下降沿的正面边缘的交叉。输出（读出）数据
是相对于CK和CK的交叉（交叉的两个方向） 。
时钟使能：
CKE高激活，并且CKE低停用，内部时钟信号和
装置的输入缓冲器和输出驱动器。以CKE低提供预充电断电
和自刷新操作（所有银行闲置） ，或Active掉电（行活动在任何一家银行） 。
CKE是同步进行断电的入口和出口，以及用于自刷新进入。 CKE是异步的
异步的自刷新退出。 CKE必须保持高通量读写
访问。输入缓冲器，但不包括CK ， CK和CKE是在断电期间禁用。输入
缓冲区，不包括CKE ，是在自刷新无效。
片选：
当CS为高电平注册的所有命令被屏蔽。 CS为克斯特
在与多家银行系统，银行最终选择。 CS被认为是命令的一部分
代码。该标准引脚包括一个CS引脚。
输入命令：
RAS ， CAS和WE （连同CS ）被定义输入的命令。
输入数据掩码：
DM为输入掩码信号为写入数据。输入数据被屏蔽时的DM
在写访问权限进行采样与输入数据的高重合。 DM进行采样
DQS的两个边缘。虽然DM引脚的输入而已， DM加载的DQ和匹配
DQS装载。
银行地址输入：
BA0和BA1确定哪个银行的积极，读，写或预
充电指令被施加。 BA0和BA1还确定了模式寄存器或
扩展模式寄存器中一个MRS或EMRS周期要被访问。
地址输入：
提供行地址为有效命令，并且列地址
和自动预充电位为读/写命令，以选择一个位置从存储器中
阵列中的各行。预充电命令时A10进行采样，以确定
无论是预充电适用于一家银行（ A10 LOW）或所有银行（ A10 HIGH ） 。如果只有一个
银行要预充电，该行被选中BA0 ， BA1 。地址输入还提供了
一个模式寄存器设置命令在操作码。
数据输入/输出：
数据总线。
数据选通：
输出读取数据，输入与写入数据。边沿对齐的读数据，岑
在篇幅中写入数据。用于捕获写数据。
FET控制：
可选。在每次读写访问输出。被提供给控制
隔离开关的模块。开漏输出。上拉电阻必须连接到V
DDQ
在节
装配OND水平。
该QFC管脚对这款产品的版本，但所有的时序参数，与此相关的引脚
对最终产品没有经过测试，且仅由设计保证。
无连接：
无内部电气连接是否存在。
供应
供应
供应
供应
供应
DQ电源：
2.5V
±
0.2V.
DQ地面
电源：
2.5V
±
0.2V.
地
SSTL_2参考电压：
(V
DDQ
/ 2)
CKE
输入
CS
RAS ， CAS ， WE
输入
输入
DM
输入
BA0 ， BA1
输入
A0 - A12
输入
DQ
的DQ
输入/输出
输入/输出
QFC
产量
NC
V
DDQ
V
SSQ
V
DD
V
SS
V
REF
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HYB25D256400/800T/AT
256兆位双数据速率SDRAM的
框图（ 64兆×4 ）
QFC
发电机
控制逻辑
CKE
CK
CK
CS
WE
CAS
RAS
DRVR
QFC
（可选）
命令
解码
Bank1
行地址MUX
Bank0
行地址锁存器
＆放大器;解码器
Bank2
Bank3
CK ， CK
DLL
模式
注册
13
8192
读锁存
刷新计数器13
4
4
MUX
4
的DQ
发电机
1
感测放大器
银行控制逻辑
8192
8
DRIVERS
15
13
Bank0
内存
ARRAY
(8192 x 1024 x 8)
数据
地址寄存器
COL0
I / O选通
DM面膜逻辑
1024
(x8)
COLUMN
解码器
10
8
8
写
FIFO
＆放大器;
DRIVERS
2
2
8
4
4
4
4
CLK CLK
在数据
CK ，
CK
4
11
列地址
计数器/锁存器
1
COL0
1
COL0
注意：
这个功能框图是为了便于操作的用户的理解
该设备;它并不代表实际的电路实现。
注意：
糖尿病是一种单向的信号（仅输入），但在内部装入以匹配bidi-的负载
rectional DQ和DQS信号。
接收机
A0-A12,
BA0 ， BA1
2
15
输入
注册
1
面膜1
1
1
的DQ
1
DQ0-DQ3,
DM
的DQ
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