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HYB18TC512[16/80]0BF
512兆位双数据速率 - 双SDRAM的
HYB18TC512160BF ， HYB18TC512800BF
修订历史： 2006-09 ，牧师1.11
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科目（自上次调整的重大变化）
更新奇梦达
改编网络版
修改AC时序参数
产品类型： HYB18TC512160BF - 2.5 ， HYB18TC512800BF - 2.5 ， HYB18TC512160BF - 3 ，
HYB18TC512800BF -3， HYB18TC512160BF -3S ， HYB18TC512800BF - 3S， HYB18TC512160BF - 3.7 ，
HYB18TC512800BF - 3.7 ， HYB18TC512160BF - 5 ， HYB18TC512800BF - 5
上一个版本： 2005-11 ，牧师1.04
上一个版本： 2006-06 ， Rev.1.1
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HYB18TC512[16/80]0BF
512兆位双数据速率 - 双SDRAM的
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概观
本章提供了512兆双倍数据速率- SDRAM两个产品系列的概述，并介绍了其主要
的特点。
1.1
特点
512 - Mbit的双数据速率 - 双SDRAM提供以下主要功能：
片外驱动器阻抗调整（ OCD）和开 -
1.8 V
±
0.1 V电源1.8 V
±
0.1 V（ SSTL_18 ）
模端接（ ODT）为更好的信号质量。
兼容的I / O
自动预充电操作进行读取和写入突发
DRAM的组织与/ 4 ， 8和16的数据输出
自动刷新，自刷新和节能电源 -
双数据速率的架构：每两次数据传输
断模式
时钟周期的四个内部银行的并发操作
平均更新周期7.8
s
在
T
例
低于85
可编程CAS延时： 3 ，4，5和6中
可编程突发长度： 4和8
°C, 3.9
s
在85 ℃和95 ℃下
差分时钟输入（ CK和CK ）
通过EMRS2设置可编程自刷新速率
通过EMRS2设置可编程部分阵列刷新
双向，差分数据选通（ DQS和DQS ）是
DCC通过EMRS2设置启用
发送/接收的数据。与读取边缘对齐
完整和强度降低数据输出驱动器
数据中心对齐与写入数据。
1kB的页面大小
×8,
2KB页大小
×16
DLL对齐DQ和DQS转换时钟
封装： PG - TFBGA - 84
×8
组件PG- TFBGA-
DQS可以用于单端数据选通信号被禁止
60
×16
组件
手术
符合RoHS标准的产品
1)
进入每个时钟上升沿命令，数据和
数据掩码被引用到的DQS的两个边缘
比DDR400快所有的速度等级符合
数据掩码（ DM ），用于写入数据
DDR400时序规格在时钟速率运行时
中科院发布了可编程的附加延迟更好
200兆赫。
指令和数据总线效率
为各种速度下的性能表的列表可以在下面找到
第4页表1中的“性能表-2.5 ”
第4页表2“ -3 （S ）性能表”
表3 “性能表-3.7 ”第4页
第5页表4“性能表-5”
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
牧师1.11 ， 2006-09
03292006-HDLH-OAY6
3
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