互联网数据表
HYB18TC1G[80/16]0BF
1千兆位双数据速率- SDRAM双
HYB18TC1G800BF ， HYB18TC1G160BF
修订历史： 2007-07 ，牧师1.21
页面
所有
14
136
科目（自上次调整的重大变化）
改编网络版
更正表9 ：增加球B2和B8
纠正封装外形
编辑修改
上一个版本： 2007-03 ，牧师1.1
上一个版本： 2007-03 ，牧师1.2
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qag_techdoc_rev400 / 3.2质量保证小组/ 2006-07-21
02282007-F8UP-4HSU
2
互联网数据表
HYB18TC1G[80/16]0BF
1千兆位双数据速率- SDRAM双
1
概观
本章提供了1千兆位双数据速率- SDRAM两个产品系列的概述，并介绍了其主要
的特点。
1.1
特点
1千兆位双数据速率 - 双SDRAM提供以下主要功能：
片外驱动器阻抗调整（ OCD）和开 -
1.8 V
±
0.1 V电源1.8 V
±
0.1 V（ SSTL_18 ）
兼容的I / O
模端接（ ODT）为更好的信号质量。
DRAM的组织与8和16的数据输入/输出
自动预充电操作进行读取和写入突发
双数据速率的架构：每两次数据传输
自动刷新，自刷新和节能电源 -
断模式
时钟周期的四个内部银行的并发操作
平均更新周期7.8
s
在
T
例
低于
可编程CAS延时： 3 ，4，5和6中
可编程突发长度： 4和8
85 °C, 3.9
s
在85 ℃和95 ℃下
通过EMRS2设置可编程自刷新速率
差分时钟输入（ CK和CK ）
通过EMRS2设置可编程部分阵列刷新
双向，差分数据选通（ DQS和DQS ）是
发送/接收的数据。与读取边缘对齐
DCC通过EMRS2设置启用
完整和强度降低数据输出驱动器
数据中心对齐与写入数据。
DLL对齐DQ和DQS转换时钟
1K页面大小
×8,
2K页大小
×16
封装： PG - TFBGA - 68
×8
组件， PG-
DQS可以用于单端数据选通信号被禁止
手术
TFBGA - 84
×16
组件
符合RoHS标准的产品
1)
进入每个时钟上升沿命令，数据和
数据掩码被引用到的DQS的两个边缘
比DDR2-400快所有速度等级符合
时序DDR2-400规格的时钟速率下运行时，
数据掩码（ DM ），用于写入数据
中科院发布了可编程的附加延迟更好
的200兆赫。
指令和数据总线效率
为各种速度下的性能表的列表可以在下面找到
第4页表1中的“性能表-2.5 ”
表2 “性能表-3S ”第4页
表3 “性能表-3.7 ”第4页
第5页表4“性能表-5”
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
牧师1.21 ， 2007-07
02282007-F8UP-4HSU
3
互联网数据表
HYB18TC1G[80/16]0AF
1千兆位DDR2 SDRAM
HYB18TC1G800AF ， HYB18TC1G160AF
修订历史： 2006-09 ，牧师1.11
页面
所有
所有
102
科目（自上次调整的重大变化）
更新奇梦达
改编网络版
修改AC时序参数
增加了更多的speedsorts ：
HYB18TC1G800AF - 5 ， HYB18TC1G800AF - 3.7 ， HYB18TC1G800AF - 3S ， HYB18TC1G160AF - 5 ，
HYB18TC1G160AF - 3.7 ， HYB18TC1G160AF -3S
上一个版本： 2005-07 ，牧师1.0
上一个版本： 2006-07 ，牧师1.1
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qag_techdoc_rev400 / 3.2质量保证小组/ 2006-07-21
03292006-PJAE-UQLG
2
互联网数据表
HYB18TC1G[80/16]0AF
1千兆位DDR2 SDRAM
1
概观
本章提供了1千兆位双数据速率- SDRAM两个产品系列的概述，并介绍了其主要
的特点。
1.1
特点
1千兆位双数据速率SDRAM提供以下主要功能：
片外驱动器阻抗调整（ OCD）和开 -
1.8 V
±
0.1 V电源1.8 V
±
0.1 V（ SSTL_18 ）
兼容的I / O
模端接（ ODT）为更好的信号质量。
DRAM组织8日，在16个数据/输出
自动预充电操作进行读取和写入突发
双数据速率的架构：每两次数据传输
自动刷新，自刷新和节能电源 -
断模式
时钟周期的四个内部银行的并发操作
平均更新周期7.8
s
在
T
例
低于
CAS延时： 3 ，4，5
突发长度： 4和8
85 °C, 3.9
s
在85 ℃和95 ℃下
通过EMRS2设置可编程自刷新速率
差分时钟输入（ CK和CK ）
DCC通过EMRS2设置启用
双向，差分数据选通（ DQS和DQS ）是
发送/接收的数据。与读取边缘对齐
完整和强度降低数据输出驱动器
1K页面大小
×8,
2K页大小
×16
数据中心对齐与写入数据。
DLL对齐DQ和DQS转换时钟
封装： PG - TFBGA - 68
×8
组件PG- TFBGA-
92
×16
组件
DQS可以用于单端数据选通信号被禁止
手术
符合RoHS标准的产品
1)
进入每个时钟上升沿命令，数据和
比DDR400快所有的速度等级符合
数据掩码被引用到的DQS的两个边缘
时序DDR2-400规格的时钟速率下运行时，
数据掩码（ DM ），用于写入数据
的200兆赫。
中科院发布了可编程的附加延迟更好
指令和数据总线效率
为各种速度下的性能表的列表可以在下面找到
表1 “绩效表-3S ”第4页
表2 “性能表-3.7 ”第4页
第4页表3 “绩效表-5”
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
牧师1.11 ， 2006-09
03292006-PJAE-UQLG
3
互联网数据表
HYB18TC1G[80/16]0AF
1千兆位DDR2 SDRAM
1.2
描述
CK下降） 。所有I / O都具有单端同步
在源同步DQS或差分DQS ， DQS对
时尚。
一个17位的地址总线
×4
和
×8
有组织的组件
和一个16位的地址总线，用于
×16
组件是用来
传达排在aRAS-列和银行地址信息
CAS复用的风格。
在DDR2器件采用1.8 V
±
0.1 V电源
供应量。提供自动刷新和自刷新模式
随着各种节能省电模式。
描述的功能性和时序规范
包括在这个数据表是的DLL启用模式
操作。
在DDR2 SDRAM是PG- TFBGA封装。
1- GB的DDR2 DRAM是一种高速双数据速率 -
两种含CMOS同步DRAM设备
1,073,741,824位和内部配置anoctal四核
银行的DRAM 。 1千兆位设备被组织成是16兆
×8
I / O
×8
银行或8兆比特
×16
I / O
×8
银行芯片。这些
同步设备实现高速传输速率
起价400 MB /秒/针一般应用。看
表1
to
表3
性能数据。
该设备被设计为符合所有DDR2 DRAM的关键
产品特点：
1.发布与CAS延迟添加剂
2.写入延迟=读取延迟 - 1
3.正常和实力弱的数据输出驱动器
4.片外驱动器（ OCD ）阻抗调节
5.片上端接（ ODT ）功能
所有的控制和地址输入与同步
对外部提供的差分时钟。输入是
锁存的差分时钟的交叉点（CK上升沿和
表4
对于符合RoHS的产品订货信息
产品类型
HYB18TC1G160BF–3S
HYB18TC1G800BF–3S
HYB18TC1G160BF–3.7
HYB18TC1G800BF–3.7
HYB18TC1G160BF–5
HYB18TC1G800BF–5
组织。速度
×16
×8
×16
×8
×16
×8
DDR2–667D
DDR2–667D
DDR2–533C
DDR2–533C
DDR2–400B
DDR2–400B
CAS- RCD -RP潜伏期
1)2)3)
5–5–5
5–5–5
4–4–4
4–4–4
3–3–3
3–3–3
时钟（ MHz）的
333
333
266
266
200
200
包
PG–TFBGA–92–1
PG–TFBGA–68–3
PG–TFBGA–92–1
PG–TFBGA–68–3
PG–TFBGA–92–1
PG–TFBGA–68–3
1 ） CAS ：列地址选通
2 ） RCD ：行列延时
3 ） RP ：行预充电
注：有关产品命名看
第九章
这个数据表
牧师1.11 ， 2006-09
03292006-PJAE-UQLG
5
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