2006年12月
B1 8T 5 1 2161B F
512 - Mbit的X16 DDR2 SDRAM
DDR2 SDRAM
符合RoHS
互联网数据表
修订版1.43
互联网数据表
HYB18T512161BF–20/22/25/28/33
512兆位双数据速率 - 双SDRAM的
HYB18T512161BF
修订历史： 2006-11 ，牧师1.43
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67
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科目（自上次调整的重大变化）
适应互联网edtion
增加第7章解释AC定时测量条件（参考负载;压摆率;建立&保持时间
参考文献;降额值，用于输入/指令，数据）的
建立&保持时序参考变为工业标准清晰度
在不使用的图形去除所有的RDQS中匹配的字符串，因为它（ X16 ）
更新奇梦达
增加了对电源的信息[ -20和-22 ]
表41 ：改变
I
DD
为最大
I
DD
典型值
表35和表36纠正AC时序值-20 speedsort
表18 ：添加速度排序-20
表24 ：添加速度排序-20
表33和表34 ：添加速度排序-20
表35 ：改变CL = 7 2.0 TCK （速度-20排序）
表36 ：增加了对速度排序的所有值-20
表41 ：添加完所有IDD值（所有速度排序）
上一个版本： 2006-09 ，牧师1.32
上一个版本： 2006-03 ，牧师1.31
上一个版本： 2006-02 ，牧师1.21
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HYB18T512161BF–20/22/25/28/33
512兆位双数据速率 - 双SDRAM的
1
概观
本章提供了512兆双倍数据速率- SDRAM两个产品系列的图形应用程序，并概述
描述了其主要特性。
1.1
特点
512 - Mbit的双数据速率 - 双SDRAM提供以下主要功能：
进入每个时钟上升沿命令，数据和
1.8 V
±
0.1V V
DD
为[ -25 / -28 / -33 ]
2.0 V
±
0.1V V
DD
为[ -20 / -22 ]
数据掩码被引用到的DQS的两个边缘
1.8 V
±
0.1V V
DDQ
为[ -25 / -28 / -33 ]
数据掩码（ DM ），用于写入数据
2.0 V
±
0.1V V
DDQ
为[ -20 / -22 ]
中科院发布了可编程的附加延迟更好
DRAM的组织与/ 16数据输出
指令和数据总线效率
双倍数据速率的架构：
片外驱动器阻抗调整（ OCD）和开 -
- 每时钟周期2的数据传输
模端接（ ODT）为更好的信号质量。
四个内部银行的并发操作
自动预充电操作进行读取和写入突发
可编程CAS延时： 3 ，4，5 ，6，7
自动刷新，自刷新和节能电源 -
可编程突发长度： 4和8
断模式
差分时钟输入（ CK和CK ）
平均更新周期7.8
s
在
T
例
低于
双向，差分数据选通（ DQS和DQS ）是
85 °C, 3.9
s
在85 ℃和95 ℃下
发送/接收的数据。与读取边缘对齐
充满力量和强度降低（ 60 ％ ），数据输出
数据中心对齐与写入数据。
DRIVERS
DLL对齐DQ和DQS转换时钟
2KB页大小
DQS可以用于单端数据选通信号被禁止
封装： P- TFBGA - 84
×16
组件
手术
符合RoHS标准的产品
1)
表1
对于符合RoHS的产品订货信息
产品编号
HYB18T512161BF–20/22/25/28/33
组织。
×16
时钟（ MHz）的
500/450/400/350/300
包
P-TFBGA-84
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
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512兆位双数据速率 - 双SDRAM的
1.2
描述
锁存的差分时钟的交叉点（CK上升沿和
CK下降） 。所有I / O都具有单端同步
在源同步DQS或差分DQS ， DQS对
时尚。
一个15位的地址总线
×16
组件被用来传送
行，在RAS- CAS柱和银行地址信息
复风格。
自动刷新和自刷新模式以及提供
各种节能省电模式。
描述的功能性和时序规范
包括在这个数据表是的DLL启用模式
操作。
在DDR2 SDRAM中的P- TFBGA封装。
512 MB的DDR2 DRAM是一种高速双数据 -
含536,870,912位速率两个CMOS DRAM设备
而在内部配置为四银行DRAM 。 512 -MB
设备被组织为8兆比特
×
16 I / O
×
4银行芯片。这些
设备实现高速传输速率开始
400 MB /秒/针一般应用。
该设备被设计为符合所有DDR2 DRAM的关键
产品特点：
1.发布与CAS延迟时间相加，
2.写入延迟=读取延迟 - 1 ，
3.正常和实力弱的数据输出驱动器，
4.片外驱动器（ OCD ）阻抗调节
5.片上端接（ ODT ）的功能。
所有的控制和地址输入与同步
对外部提供的差分时钟。输入是
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512兆位双数据速率 - 双SDRAM的
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2.1
引脚配置
引脚配置
一个DDR2 SDRAM的引脚配置中列出的功能
表2中。
在Pin ＃ /缓冲器类型使用的缩写
列中的说明
表3
和
表4
分别。引脚编号为FBGA封装，如图1中所示的
为
×16.
表2
DDR SDRAM的引脚配置
球＃ / ＃引脚
名字
针
TYPE
I
I
I
I
I
I
I
I
I
–
卜FF器
TYPE
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
SSTL
–
芯片选择
银行地址总线1 ： 0
时钟使能
行地址选通（RAS） ，列地址选通（CAS） ，写
使能（ WE）
功能
时钟信号
×16
组织
J8
K8
K2
K7
L7
K3
L8
L2
L3
L1
CK
CK
CKE
RAS
CAS
WE
CS
BA0
BA1
NC
时钟信号CK，互补时钟信号CK的
控制信号的
×16
组织
地址信号
×16
组织
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