互联网数据表
HYB18T512xxxBF–[2.5…5]
512兆位双数据速率 - 双SDRAM的
HYB18T512400BF ， HYB18T512800BF
修订历史： 2007-01 ，牧师1.05
页面
所有
所有
32
科目（自上次调整的重大变化）
更新奇梦达
改编网络版
加入Al 5和6和RTT 50欧姆
以前的版本： 2005-11 ，牧师1.04
我们倾听您的意见
你觉得本文件中的任何信息是错误的，不明确或缺少呢？
您的反馈将帮助我们不断改进本文档的质量。
请将您的建议（包括参照本文档） ：
techdoc@qimonda.com
qag_techdoc_rev400 / 3.2质量保证小组/ 2006-08-07
03292006-YBYM-WG0Z
2
HYB18T512xxxBF–[2.5…5]
512兆位双数据速率 - 双SDRAM的
1
概观
本章提供了512兆双倍数据速率- SDRAM两个产品系列的概述，并介绍了其
主要特性。
1.1
特点
通过可编程附加延迟中科院发布
更好的命令和数据总线效率
片外驱动器阻抗调整（ OCD）和
片上端接（ ODT）为更好的信号质量。
自动预充电操作进行读取和写入突发
自动刷新，自刷新和节能
掉电模式
平均更新周期7.8
s
在
T
例
低
超过85°C ， 3.9
s
在85 ℃和95 ℃下
通过EMRS2设置可编程的自刷新率
通过EMRS2可编程部分阵列刷新
设置
通过EMRS2设置DCC使
充分和降低强度数据输出驱动器
1kB的页面大小
×4
＆放大器;
×8,
2KB页大小
×16
封装： P- TFBGA - 60
×4
＆放大器;
×8
组件P-
TFBGA - 84
×16
组件
符合RoHS标准的产品
1)
所有速度等级的速度比DDR400符合
DDR400时序规格在时钟运行时
速率为200兆赫。
512 - Mbit的双数据速率 - 双SDRAM提供以下主要功能：
1.8 V
±
0.1 V电源
1.8 V
±
0.1 V（ SSTL_18 ）兼容的I / O
DRAM的组织4,8和16的数据
输入/输出
双倍数据速率的架构：两个数据传输
每个时钟周期四个内部银行并发
手术
可编程CAS延时： 3 ，4，5和6中
可编程突发长度： 4和8
差分时钟输入（ CK和CK ）
双向，差分数据选通（ DQS和
DQS）被发送/与数据接收。边缘
与读取数据对齐和居中对齐与写
数据。
DLL对齐DQ和DQS转换时钟
DQS可以用于单端数据选通信号被禁止
手术
命令中输入的每个时钟上升沿，
数据和数据屏蔽参照的两个边缘
的DQ
数据掩码（ DM ），用于写入数据
表1 “性能的DDR2-800 ”第4页
表2 “性能的DDR2-667 ”第4页
表3 “性能DDR2-533C ”第4页
表4 “性能DDR2-400B ”第5页
为各种速度下的性能表的列表可以在下面找到
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子限制
作为指令2002/95 / EC由27个理事会，欧洲议会和月发行的定义设备
2003年，这些物质包括汞，铅，镉，六价铬，多溴联苯和
多溴联苯醚。
互联网数据表
3
牧师1.05 ， 2007-01
03292006-YBYM-WG0Z
HYB18T512xxxBF–[2.5…5]
512兆位双数据速率 - 双SDRAM的
表4
对于DDR2-400B性能
–5
DDR2-400B 3-3-3
@CL5
@CL4
@CL3
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
产品型号代码的运行速度
速度等级
马克斯。时钟频率
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
200
200
200
15
15
40
55
1.2
描述
输入锁存差的交叉点
时钟（ CK上升沿和CK下降） 。所有I / O都
与单端DQS的或微分同步
DQS - DQS对在源同步方式。
一个16位的地址总线
×4
和
×8
有组织的
组件和一个15位的地址总线，用于
×16
组件被用来传送行，列和行
解决一个RAS- CAS复用样式信息。
在DDR2器件采用1.8 V
±
0.1 V电源
供应量。自动刷新和自刷新模式
随着各种节电掉电提供
模式。
所描述的功能和定时
包含在此数据表规格为
DLL中启用的操作模式。
在DDR2 SDRAM可在PG- TFBGA
封装。
512 - Mb的DDR2 DRAM是一种高速双精度型
数据速率，两种含CMOS DRAM设备
536870912位和内部配置为四核
银行的DRAM 。 512 MB的设备被安排为任
32兆位
×
4 I / O
×4
银行， 16兆
×8
I / O
×
4银行或
8兆位
×16
I / O
×4
银行芯片。这些器件实现
起价400 MB /秒/引脚用于高速传输速率
一般应用。看
表1
to
表4
为
性能数据。
该设备被设计为符合所有DDR2 DRAM
主要特点：
1.
2.
3.
4.
5.
中科院发布与附加延迟，
写延时=读延时 - 1 ，
正常的，实力弱的数据输出驱动器，
片外驱动器（ OCD ）阻抗调整
片上端接（ ODT ）的功能。
所有的控制和地址输入同步
有一对外部提供的差分时钟。
互联网数据表
5
牧师1.05 ， 2007-01
03292006-YBYM-WG0Z
互联网数据表
HYB18T512[40/80/16]0B[C/F]
512兆位双数据速率 - 双SDRAM的
HYB18T512400B [C / F] ， HYB18T512160B [C / F] ， HYB18T512800B [C / F]
修订历史： 2007-05 ，牧师1.1
页面
所有
所有
所有
科目（自上次调整的重大变化）
改编网络版
增加了更多的产品类型
奇梦达模板更新
上一个版本： 2007-01 ，牧师1.05
上一个版本： 2006-02 ，牧师1.04
我们倾听您的意见
你觉得本文件中的任何信息是错误的，不明确或缺少呢？
您的反馈将帮助我们不断改进本文档的质量。
请将您的建议（包括参照本文档） ：
techdoc@qimonda.com
qag_techdoc_rev400 / 3.2质量保证小组/ 2006-07-21
03292006-YBYM-WG0Z
2
互联网数据表
HYB18T512[40/80/16]0B[C/F]
512兆位双数据速率 - 双SDRAM的
1
概观
本章提供了512兆双倍数据速率- SDRAM两个产品系列的概述，并介绍了其主要
的特点。
1.1
特点
512 - Mbit的双数据速率 - 双SDRAM提供以下主要功能：
片外驱动器阻抗调整（ OCD）和开 -
1.8 V
±
0.1 V电源
1.8 V
±
0.1 V（ SSTL_18 ）兼容的I / O
模端接（ ODT）为更好的信号质量
DRAM的组织4和8个数据输入/输出
自动预充电操作进行读取和写入突发
双倍数据速率 - 双架构：两个数据传输
自动刷新，自刷新和节能电源 -
每个时钟周期四个内部银行的并发操作
断模式
可编程CAS延时： 3 ，4，5和6中
平均更新周期7.8
s
在
T
例
低于
可编程突发长度： 4和8
85 °C, 3.9
s
在85 ℃和95 ℃下
差分时钟输入（ CK和CK ）
通过EMRS2设置可编程自刷新速率
通过EMRS2设置可编程部分阵列刷新
双向，差分数据选通（ DQS和DQS ）是
发送/接收的数据。与读取边缘对齐
DCC通过EMRS2设置启用
完整和强度降低数据输出驱动器
数据中心对齐与写入数据。
DLL对齐DQ和DQS转换时钟
1kB的页面大小
×4
＆放大器;
×8,
2KB页大小
×16
封装： P（ G） -TFBGA - 60和P （ G） -TFBGA -84
DQS可以用于单端数据选通信号被禁止
手术
符合RoHS标准的产品
1)
进入每个时钟上升沿命令，数据和
比DDR2-400快所有速度等级符合
数据掩码被引用到的DQS的两个边缘
时序DDR2-400规格的时钟速率下运行时，
数据掩码（ DM ），用于写入数据
的200兆赫。
中科院发布了可编程的附加延迟更好
指令和数据总线效率
表1
性能表-25F和-2.5
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL6
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–25F
DDR2-800D 5-5-5
–2.5
DDR2-800E 6-6-6
400
333
266
200
15
15
45
60
单位
—
兆赫
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK6
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
400
400
266
200
12.5
12.5
45
57.5
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
修订版1.1 ， 2007-05
03292006-YBYM-WG0Z
3
互联网数据表
HYB18T512[40/80/16]0B[C/F]
512兆位双数据速率 - 双SDRAM的
表2
为-3性能表（ S）
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–3
DDR2-667C 4-4-4
–3S
DDR2-667D 5-5-5
333
266
200
15
15
45
60
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
333
333
200
12
12
45
57
表3
为-3.7性能表（ F）
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–37F
DDR2-533B 3-3-3
–3.7
DDR2-533C 4-4-4
266
266
200
15
15
45
60
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
266
266
266
11.25
11.25
45
56.25
表4
性能表-5
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–5
DDR2-400B 3-3-3
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
200
200
200
15
15
40
55
修订版1.1 ， 2007-05
03292006-YBYM-WG0Z
4
互联网数据表
HYB18T512[40/80/16]0B[C/F]
512兆位双数据速率 - 双SDRAM的
1.2
描述
锁存的差分时钟的交叉点（CK上升沿和
CK下降） 。所有I / O都具有单端同步
在源同步DQS或差分DQS ， DQS对
时尚。
一个16位的地址总线
×4
和
×8
有组织的组件
和一个15位的地址总线，用于
×16
组件是用来
传达的行，列和行地址信息在一个RAS-
CAS复用的风格。
在DDR2器件采用1.8 V
±
0.1 V电源
供应量。提供自动刷新和自刷新模式
随着各种节能省电模式。
描述的功能性和时序规范
包括在这个数据表是的DLL启用模式
操作。
在DDR2 SDRAM中的FBGA封装。
512 MB的DDR2 DRAM是一种高速双数据 -
含536,870,912位速率两个CMOS DRAM设备
并在内部被配置为四组的DRAM 。该
512 MB的设备被组织成是32兆
×
4 I / O
×4
银行， 16兆
×8
I / O
×
4银行或8兆比特
×16
I / O
×4
银行芯片。这些器件实现高速传输
房价起价400 MB /秒/针一般应用。看
表1
性能数据。
该设备被设计为符合所有DDR2 DRAM的关键
产品特点：
1.发布与CAS延迟添加剂
2.写入延迟=读取延迟 - 1
3.正常和实力弱的数据输出驱动器
4.片外驱动器（ OCD ）阻抗调节
5.片上端接（ ODT ）功能
所有的控制和地址输入与同步
对外部提供的差分时钟。输入是
修订版1.1 ， 2007-05
03292006-YBYM-WG0Z
5
QQ：2880707522 复制
