2007年5月
HY[B/I]18T512400B2[C/F](L)
HY[B/I]18T512800B2[C/F](L)
HY[B/I]18T512160B2[C/F](L)
512兆位双数据速率 - 双SDRAM的
DDR2 SDRAM
符合RoHS标准的产品
互联网数据表
修订版1.12
互联网数据表
HY[B/I]18T512[40/80/16]0B2[C/F](L)
512兆位双数据速率 - 双SDRAM的
HY [B / I] 18T512400B2 [C / F] （L ） ， HY [B / I] 18T512800B2 [C / F] （L ） ， HY [B / I] 18T512160B2 [C / F] （ L）
修订历史： 2007-05 ，牧师1.12
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105
6
科目（自上次调整的重大变化）
改编网络版
更正表独立同规格
更正表5 ， 6章1
新增HYB18T512xx0B2C ， HYI18T512xx0B2C ， HYI18T512xx0B2F和HYB18T512xx0B2FL
111
在AC时序表添加tRFC和tREFI参数为667和800
上一个版本： 2006-10 ，牧师1.0
上一个版本： 2007-05 ，牧师1.11
上一个版本： 2007-05 ，牧师1.1
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10062006-YPTZ-CDR7
2
互联网数据表
HY[B/I]18T512[40/80/16]0B2[C/F](L)
512兆位双数据速率 - 双SDRAM的
1
概观
本章提供了512兆双倍数据速率- SDRAM两个产品系列的概述，并介绍了其主要
的特点。
1.1
特点
512 - Mbit的双数据速率 - 双SDRAM提供以下主要功能：
片外驱动器阻抗调整（ OCD）和开 -
1.8 V
±
0.1 V电源
1.8 V
±
0.1 V（ SSTL_18 ）兼容的I / O
模端接（ ODT）为更好的信号质量。
DRAM的组织与/ 4 ， 8和16的数据输出
自动预充电操作进行读取和写入突发
双数据速率的架构：每两次数据传输
自动刷新，自刷新和节能电源 -
时钟周期的四个内部银行的并发操作
断模式
CAS延时： 3 ，4，5和6中
平均更新周期7.8
s
在
T
例
低于
突发长度： 4和8
85 °C, 3.9
s
在85 ℃和95 ℃下
差分时钟输入（ CK和CK ）
通过EMRS2设置可编程自刷新速率
通过EMRS2设置可编程部分阵列刷新
双向，差分数据选通（ DQS和DQS ）是
发送/接收的数据。与读取边缘对齐
DCC通过EMRS2设置启用
完整和强度降低数据输出驱动器
数据中心对齐与写入数据。
DLL对齐DQ和DQS转换时钟
1kB的页面大小
×4
＆放大器;
×8,
2KB页大小
×16
封装：P （ G） -TFBGA - 60
×4
＆放大器;
×8
组件，
DQS可以用于单端数据选通信号被禁止
手术
P（ G） -TFBGA - 84
×16
组件
符合RoHS标准的产品
1)
进入每个时钟上升沿命令，数据和
数据掩码被引用到的DQS的两个边缘
比DDR2-400快所有速度等级符合
时序DDR2-400规格的时钟速率下运行时，
数据掩码（ DM ），用于写入数据
中科院发布了可编程的附加延迟更好
的200兆赫。
指令和数据总线效率
表1
性能表-25F和-2.5
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL6
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–25F
DDR2-800D 5-5-5
–2.5
DDR2-800E 6-6-6
400
333
266
200
15
15
45
60
单位
—
兆赫
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK6
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
400
400
266
200
12.5
12.5
45
57.5
1 ）符合RoHS产品：使用某些有害物质指令（RoHS ）的电气和电子设备中限制的定义
在指令2002/95 /由27理事会，欧洲议会和2003年1月发行的这些物质包括汞EC ，
铅，镉，六价铬，多溴联苯和多溴联苯醚。
牧师1.12 ， 2007-05
10062006-YPTZ-CDR7
3
互联网数据表
HY[B/I]18T512[40/80/16]0B2[C/F](L)
512兆位双数据速率 - 双SDRAM的
表2
为-3性能表（ S）
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–3
DDR2-667C 4-4-4
–3S
DDR2-667D 5-5-5
333
266
200
15
15
45
60
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
333
333
200
12
12
45
57
表3
为-3.7性能表
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–3.7
DDR2-533C 4-4-4
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
266
266
200
15
15
45
60
表4
性能表-5
产品型号代码的运行速度
速度等级
马克斯。时钟频率
@CL5
@CL4
@CL3
分钟。 RAS -CAS延迟
分钟。行预充电时间
分钟。行活动时间
分钟。行周期时间
–5
DDR2-400B 3-3-3
单位
—
兆赫
兆赫
兆赫
ns
ns
ns
ns
f
CK5
f
CK4
f
CK3
t
RCD
t
RP
t
RAS
t
RC
200
200
200
15
15
40
55
牧师1.12 ， 2007-05
10062006-YPTZ-CDR7
4
互联网数据表
HY[B/I]18T512[40/80/16]0B2[C/F](L)
512兆位双数据速率 - 双SDRAM的
1.2
描述
输入在差分时钟交叉点锁存（CK
上升和下降CK ） 。所有的I / O与单个同步
在源端DQS或差分DQS ， DQS对
同步方式。
一个16位的地址总线
×4
和
×8
有组织的组件
和一个15位的地址总线，用于
×16
组件是用来
传达的行，列和行地址信息在一个RAS-
CAS复用的风格。
在DDR2器件采用1.8 V
±
0.1 V电源
供应量。提供自动刷新和自刷新模式
随着各种节能省电模式。
描述的功能性和时序规范
包括在这个数据表是的DLL启用模式
操作。
在DDR2 SDRAM是PG- TFBGA封装。
512 MB的DDR2 DRAM是一种高速双数据 -
含536,870,912位速率两个CMOS DRAM设备
而在内部配置为四银行DRAM 。 512 -MB
设备组织成是32兆
×
4 I / O
×4
银行，
16兆位
×8
I / O
×
4银行或8兆比特
×16
I / O
×4
银行芯片。
这些器件实现高速传输速率开始
400 MB /秒/针一般应用。看
表1
为
性能数据。
该设备被设计为符合所有DDR2 DRAM的关键
产品特点：
1.发布与CAS延迟时间相加，
2.写入延迟=读取延迟 - 1 ，
3.正常和实力弱的数据输出驱动器，
4.片外驱动器（ OCD ）阻抗调节
5.片上端接（ ODT ）的功能。
所有的控制和地址输入与同步
对外部提供的差分时钟。
牧师1.12 ， 2007-05
10062006-YPTZ-CDR7
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