64MB同步DRAM的基础上1M X 4Bank x16的I / O
文档标题
4Bank X 1M X 16位同步DRAM
修订历史
版本号
0.01
最初的草案
1.编辑恰克
0.80Typ --> 0.45 +/- 0.05 （第12页，钢球尺寸）
尺寸前：
历史
草案日期
2004年12月
备注
初步
0.80典型。
0.65典型。
0.2
经过尺寸：
六月。 2005年
初步
0.450 +/- 0.05
0.65典型。
2.增加
高速产品（ 100MHz的CL2 ） （见页02 ）
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士不承担任何责任
使用电路的说明。没有专利许可。
修订版0.2 / 6月。 2005年
1
同步DRAM内存64Mbit的（ 4Mx16bit ）
HY5V66E （L ）， F6 （ P）系列
11
初步
描述
海力士HY5V66E （ L） F6 （ P）系列是67,108,864bit CMOS同步DRAM ，非常适用于存储应用程序
阳离子需要广泛的数据I / O和高带宽。 HY5V66E （L）的F6 （P ）被组织为1048576 ×16 4banks 。
HY5V66E （L）的F6 （P），是提供参考时钟的正边缘完全同步操作。所有的输入和输出
看跌期权与时钟输入的上升沿同步。的数据通路内部流水线实现非常
高带宽。所有的输入和输出电压电平与LVTTL兼容。
可编程选项包括管道的长度的连续的读（ 2个读延迟或3） ，数量或写入
由一个单一的控制命令（ 1,2,4,8或整页突发长度）发起的周期，突发计数序列（ SE-
quential或交织） 。一阵正在进行读或写周期可以由突发终止终止命令或
可以通过一个新的脉冲串被中断并在替换的读或写命令中的任何周期。 （这个流水线设计是不是再
由“ 2N ”规则stricted ）
特点
电压： VDD ， VDDQ 3.3V电源电压
所有器件引脚与LVTTL接口兼容
60球FBGA （铅或无铅封装）
所有输入和输出参考的正边缘
系统时钟
通过UDQM ， LDQM数据屏蔽功能
国内四家银行的操作
突发读取单一写操作
可编程CAS延时; 2 ， 3个时钟
自动刷新和自刷新
4096刷新周期/ 64ms的
可编程的突发长度和突发类型
- 1，2 ，4，8或全部页面为顺序突发
- 1，2 ，4或8对交错突发
订购信息
产品型号
HY5V66E(L)F6(P)-5
HY5V66E(L)F6(P)-6
HY5V66E(L)F6(P)-7
HY5V66E(L)F6(P)-H
HY5V66E(L)F6(P)-P
注意：
1. HY5V66EF6系列：普通电源，引线。
2. HY5V66ELF6系列：低功耗，含铅。
3. HY5V66EF6P系列：正常功耗，无铅。
4. HY5V66ELF6P系列：低功耗，无铅。
时钟频率
200MHz
166MHz
143MHz
133MHz
100MHz
CL
组织
接口
包
3
4Banks X 1Mbits
x16
LVTTL
60球FBGA
2
修订版0.2 / 6月。 2005年
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同步DRAM内存64Mbit的（ 4Mx16bit ）
HY5V66E （L ）， F6 （ P）系列
11
初步
球CON组fi guration
VDD
A1
A10
BA0
/ CS
/ CAS
/ WE
NC
DQ7
DQ6
DQ5
DQ3
DQ2
DQ1
VDD
7
6
5
A3
A2
A0
BA1
NC
/ RAS
LDQM
VDD
NC
VSSQ
VDDQ
DQ4
VSSQ
VDDQ
DQ0
底部视图
4
3
A4
A5
A7
A9
NC
CLK
UDQM
VSS
NC
VDDQ
VSSQ
DQ11
VDDQ
VSSQ
DQ15
2
1
VSS
A6
A8
A11
CKE
NC
NC
NC
DQ8
DQ9
DQ10
DQ12
DQ13
DQ14
VSS
R
P
N
M
L
K
J
H
G
F
E
D
C
B
A
球说明
符号
CLK
CKE
CS
BA0 ， BA1
A0 ~ A11
RAS ， CAS ， WE
UDQM ， LDQM
DQ0 DQ15
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
修订版0.2 / 6月。 2005年
TYPE
输入
输入
输入
输入
输入
输入
输入
I / O
供应
供应
-
描述
时钟：系统时钟输入。所有其它输入被登记到在SDRAM中
CLK的上升沿
时钟使能：控制内部时钟信号和停用时，将SDRAM会
跻身（深）断电，暂停或自刷新的国家之一
芯片选择：启用或禁用除CLK ， CKE ， UDQM和LDQM所有输入
银行地址：银行选择将RAS活动期间激活
CAS活动期间选择银行进行读/写
行地址： RA0 RA11 ，列地址： CA0 CA7
自动预充电标志： A10
命令输入： RAS ， CAS和WE定义操作
请参阅功能真值表细节
数据屏蔽：控制输出缓冲器在写读方式和口罩的输入数据
模式
数据输入/输出：复用数据输入/输出引脚
电源的内部电路
电源，输出缓冲器
无连接：这些片应该悬空
3
同步DRAM内存64Mbit的（ 4Mx16bit ）
HY5V66E （L ）， F6 （ P）系列
11
初步
功能框图
为1Mbit X 4banks ×16的I / O同步DRAM
自刷新
逻辑&计时器
内部行
计数器
CLK
CKE
状态机
行活动
1Mx16银行3
ROW
PRE
解码器
1Mx16银行2
1Mx16银行1
1Mx16银行0
DQ0
I / O缓冲器&逻辑
感测放大器& I / O门
X解码器
X解码器
X解码器
X解码器
CS
RAS
CAS
刷新
内存
CELL
ARRAY
列活动
WE
U / LDQM
COLUMN
PRE
解码器
DQ15
y解码器
BANK SELECT
列添加
计数器
A0
A1
地址缓冲器
地址
注册
BURST
计数器
A11
BA1
BA0
模式寄存器
CAS延迟
数据输出控制
管材生产线
控制
修订版0.2 / 6月。 2005年
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同步DRAM内存64Mbit的（ 4Mx16bit ）
HY5V66E （L ）， F6 （ P）系列
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初步
基本的功能描述
模式寄存器
BA1
0
BA0
0
A11
0
A10
0
A9
操作码
A8
0
A7
0
A6
A5
CAS延迟
A4
A3
BT
A2
A1
突发长度
A0
操作码
A9
0
1
写模式
突发读取和写入突发
突发读取和单写
突发类型
A3
0
1
突发类型
顺序
交错
CAS延迟
A6
0
0
0
0
1
1
1
1
A5
0
0
1
1
0
0
1
1
A4
0
1
0
1
0
1
0
1
CAS延迟
版权所有
1
2
3
版权所有
版权所有
版权所有
版权所有
突发长度
A2
0
0
0
0
1
1
1
1
A1
0
0
1
1
0
0
1
1
A0
0
1
0
1
0
1
0
1
突发长度
A3 = 0
1
2
4
8
版权所有
版权所有
版权所有
整页
A3=1
1
2
4
8
版权所有
版权所有
版权所有
版权所有
修订版0.2 / 6月。 2005年
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