HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）的
4银行X 1M X 32位同步DRAM
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历史
确定初步规范
1)
2)
3)
4)
5)
6)
修改FBGA球配置错字。
改变功能框图，从A10到A11 。
改变了V
DD
分从3.0V至3.135V 。
改变帽。从C11 ， 3 ， 5价值4PF & C12 ， 3.8 4PF 。
插入吨
AC2
值。
Insdrt吨
RAS
& CLK价值。
备注
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
我定义
DD
规格。
Delited初步。
改变了我
DD
规格。
133MHz的速度增加
改变的FBGA封装尺寸从到第十二季8x13 。
1 ）改变V
DD
分从3.135V至3.0V 。
2 ）变更V
IL
分从V
SSQ
-0.3V到-0.3V 。
修改后的大小地震署的。 （第15页）
（公式：
13.00
±
10
-> 13.00
±
0.10)
这份文件是一个普通的产品说明，如有变更，恕不另行通知。 Hynix半导体公司不承担
用于描述电路的任何责任。没有专利许可。
修订版0.9 2004 /月
HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）的
4银行X 1M X 32位同步DRAM
描述
的力士HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）为一个134217728位CMOS同步DRAM ，非常适用于
内存的应用程序需要广泛的数据I / O和高带宽。 HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）为奥尔加
的发布，作为1,048,576x32 4banks 。
HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）是提供参考的正边沿完全同步操作
时钟。所有输入和输出都与时钟输入的上升沿同步。数据通路是内部
流水线，以达到非常高的带宽。所有的输入和输出电压电平与LVTTL兼容。
可编程选项包括管道的长度的连续的读（ 2个读延迟或3） ，数量或写入
由一个单一的控制命令（ 1,2,4,8或整页突发长度）发起的周期，突发计数
序列（顺序或交错） 。一阵正在进行读或写周期可以由突发终止被终止
命令，或者可以通过一个新的脉冲串被中断并在替换的读或写命令中的任何周期。 （该流水线
设计不是由` 2N`规则的限制。 ）
特点
JEDEC标准的3.3V电源
所有器件引脚与LVTTL接口兼容
86TSOP - II ， 90Ball FBGA与引脚间距为0.8mm
所有输入和输出参考的正边缘
系统时钟
通过DQM0,1,2和3个数据屏蔽功能
国内四家银行的操作
突发读取单一写操作
可编程CAS延时; 2 ， 3个时钟
自动刷新和自刷新
4096刷新周期/ 64ms的
可编程的突发长度和突发类型
- 1，2 ，4，8或全部页面为顺序突发
- 1，2 ，4或8对交错突发
订购信息
产品型号
HY57V283220(L)T(P)-5
HY5V22(L)F(P)-5
HY57V283220(L)T(P)-55
HY5V22(L)F(P)-55
HY57V283220(L)T(P)-6
HY5V22(L)F(P)-6
HY57V283220(L)T(P)-7
HY5V22(L)F(P)-7
HY57V283220(L)T(P)-H
HY5V22(L)F(P)-H
HY57V283220(L)T(P)-8
HY5V22(L)F(P)-8
HY57V283220(L)T(P)-P
HY5V22(L)F(P)-P
HY57V283220(L)T(P)-S
HY5V22(L)F(P)-S
时钟频率
200MHz
183MHz
166MHz
143MHz
组织
接口
包
4Banks X 1Mbits X32
133MHz
125MHz
100MHz
100MHz
LVTTL
86TSOP-II
90Ball FBGA
注）
海力士支持无铅一部分与同规格的每一个速度等级。
这份文件是一个普通的产品说明，如有变更，恕不另行通知。 Hynix半导体公司不承担
用于描述电路的任何责任。没有专利许可。
修订版0.9 2004 /月
HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）的
引脚配置（ HY57V283220 （L ）， T（ P）系列）
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
NC
V
DD
DQM0
/ W ê
/ C A S
/ R A S
/ （C S）
A11
BA0
BA1
A 1 0 / A P
A0
A1
A2
DQM2
V
DD
NC
问题16
V
SSQ
Q 17
Q 18
V
DDQ
Q 19
Q 20
V
SSQ
Q 21
Q 22
V
DDQ
Q 23
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
V
SS
问题15
V
SSQ
问题14
Q 13
V
DDQ
Q 12
Q 11
V
SSQ
Q 10
DQ9
V
DDQ
DQ8
NC
V
SS
DQM1
NC
NC
LK
CKE
A9
A8
A7
A6
A5
A4
A3
DQM3
V
SS
NC
Q 31
V
DDQ
Q 30
Q 29
V
SSQ
Q 28
Q 27
V
DDQ
Q 26
Q 25
V
SSQ
Q 24
V
SS
T中S 0 P II 8 6 P
4 0 0米IL ×8 7 5 M I升
0 0.5米M·P I N P I T建华
引脚说明
针
CLK
CKE
CS
BA0 ， BA1
A0 ~ A11
时钟
时钟使能
芯片选择
银行地址
地址
行地址选通，
列地址选通，
写使能
数据输入/输出面膜
数据输入/输出
电源/接地
数据输出电源/接地
无连接
引脚名称
描述
系统时钟输入。所有其它输入被注册到SDRAM
在CLK的上升沿。
控制内部时钟信号和去激活时， SDRAM的将其中
中断电状态，暂停或自刷新
启用或禁用除CLK ， CKE和DQM所有输入
选择银行RAS活动期间激活
CAS活动期间选择银行进行读/写
行地址： RA0 RA11 ，列地址： CA0 CA7
自动预充电标志： A10
RAS ， CAS和WE定义操作
请参阅功能真值表细节
控制输出缓冲器中读取模式和口罩的输入数据在写入模式
复用的数据输入/输出引脚
电源为内部电路和输入缓冲器
电源，输出缓冲器
无连接
RAS ， CAS ， WE
DQM0~3
DQ0 DQ31
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
修订版0.9 2004 /月
3
HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）的
球配置（ HY5V22 （ L） F（ P）系列）
1
A
DQ26
2
3
4
5
6
7
8
9
DQ24
VSS
VDD
DQ23
DQ21
B
DQ28
VDDQ
VSSQ
VDDQ
VSSQ
DQ19
C
VSSQ
DQ27
DQ25
DQ22
DQ20
VDDQ
D
VSSQ
DQ29
DQ30
DQ17
DQ18
VDDQ
E
VDDQ
DQ31
NC
NC
DQ16
VSSQ
F
VSS
DQM3
A3
A2
DQM2
VDD
G
A4
A5
A6
A10
A0
A1
H
A7
A8
NC
顶视图
NC
BA1
A11
J
CLK
CKE
A9
BA0
/ CS
/ RAS
K
DQM1
NC
NC
/ CAS
/ WE
DQM0
L
VDDQ
DQ8
VSS
VDD
DQ7
VSSQ
M
VSSQ
DQ10
DQ9
DQ6
DQ5
VDDQ
N
VSSQ
DQ12
DQ14
DQ1
DQ3
VDDQ
P
DQ11
VDDQ
VSSQ
VDDQ
VSSQ
DQ4
R
DQ13
DQ15
VSS
VDD
DQ0
DQ2
球说明
针
CLK
CKE
CS
BA0 ， BA1
A0 ~ A11
时钟
时钟使能
芯片选择
银行地址
地址
行地址选通，
列地址选通，写
启用
数据输入/输出面膜
数据输入/输出
电源/接地
数据输出电源/接地
无连接
引脚名称
描述
系统时钟输入。所有其它输入被注册到SDRAM的上升沿
的CLK 。
控制内部时钟信号和去激活时， SDRAM的将状态中的一个
中断电，暂停或自刷新
启用或禁用除CLK ， CKE和DQM所有输入
选择银行RAS活动期间激活
CAS活动期间选择银行进行读/写
行地址： RA0 RA11 ，列地址： CA0 CA7
自动预充电标志： A10
RAS ， CAS和WE定义操作
请参阅功能真值表细节
控制输出缓冲器中读取模式和口罩的输入数据在写入模式
复用的数据输入/输出引脚
电源为内部电路和输入缓冲器
电源，输出缓冲器
无连接
RAS ， CAS ， WE
DQM0~3
DQ0 DQ31
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
修订版0.9 2004 /月
4
HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）的
功能框图
为1Mbit X 4banks ×32的I / O同步DRAM
自刷新逻辑
＆放大器;定时器
刷新
计数器
CLK
CKE
CS
RAS
CAS
WE
DQM0
DQM1
DQM2
DQM3
行活动
1M
X32银行3
ROW
PRE
解码器
1M X32银行2
X解码器
X解码器
X解码器
X解码器
X解码器
X解码器
X解码器
1M X32银行1
1M X32银行0
DQ0
DQ1
I / O缓冲器&逻辑
I / O缓冲器&逻辑
感测放大器& I / O门
状态机
状态机
COLUMN
活跃
X解码器
内存
CELL
ARRAY
COLUMN
PRE
解码器
DQ30
DQ31
Y译码
BANK SELECT
列添加
计数器
A0
A1
地址缓冲器
地址缓冲器
地址
注册
BURST
计数器
A11
BA0
BA1
模式寄存器
CAS延迟
数据输出控制
管线控制
修订版0.9 2004 /月
5
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