直接RDRAM
二百八十八分之二百五十六兆位（ 512Kx16 / 18x32s ）初步
概观
Rambus公司的RDRAM直接是一种通用的高
适合于在广泛的使用性能存储装置
的应用，包括计算机存储器，图形范围
视频和任何其他应用程序，其中高带宽和
低等待时间是必需的。
该288分之256兆位直接Rambus公司的DRAM （ RDRAM ）是
超高速CMOS DRAM的组织为16M
字由16或18位。采用RAMBUS信号电平的
（ RSL ）技术允许600MHz至800MHz的传输
而使用传统的系统和电路板设计速度
技术。直接RDRAM的设备能够
每两个字节1.25 ns的持续数据传输（每10ns的
16个字节）。
对了Direct RDRAM的结构允许的最高
持续的带宽为多，同时随机
寻址的存储器事务。单独的控制和
数据总线具有独立的行和列控产量
95％以上的公交车的效率。直接RDRAM的32银行
最多支持四个同步交易。
体系化的特点为移动，图形和大
存储系统包括电源管理，字节屏蔽，
和X18组织。在×18的2位数据组织
灰是通用的，可用于额外的存储和
带宽或进行纠错。
图1 ：直接RDRAM UBGA套餐
该
256/288-Mbit
了Direct RDRAM提供的UBGA
包适用于台式机，以及低调的加载项
卡和移动应用。
了Direct RDRAM从2.5伏电源供电。
关键时序参数/部件号
组织
a
512Kx16x32s
512Kx16x32s
512Kx16x32s
512Kx16x32s
512Kx18x32s
512Kx18x32s
512Kx18x32s
512Kx18x32s
I / O频率。核心访问时间
兆赫
（纳秒）
600
711
800
800
600
711
800
800
53
45
45
40
53
45
45
40
部分
数
HY5R256HC653
HY5R256HC745
HY5R256HC845
HY5R256HC840
HY5R288HC653
HY5R288HC745
HY5R288HC845
HY5R288HC840
特点
0
每个DRAM器件的最高持续带宽
- 1.6GB / s的持续数据传输率
- 独立的控制与数据总线的最大化
效率
- 独立的行和列控制总线的
简单的调度和最高性能
- 32银行：四笔交易可以发生simul-
taneously全带宽的数据传输速率
低延迟特性
- 写缓存以减少读取延迟
- 对控制器的灵活性3预充电机制
- 交叉交易
先进的电源管理：
- 多种低功耗状态可在电源的灵活性
消费随时间转变到激活状态
- 掉电自刷新
组织： 2K字节页和32的银行中，x 16/18
- X18组织允许ECC配置或
增加了存储/带宽
- x16组织的低成本应用
采用RAMBUS信号级（ RSL）的高达800MHz
手术
0
0
一。银行“ 32S ”标识表示该RDRAM的核心是
由32个银行的使用“拆分”银行建筑。
0
0
修订版0.9 / 2000年12月
这份文件是一个普通的产品说明，如有变更，恕不另行通知。 Hynix半导体公司不承担使用任何责任
电路描述。没有专利许可。
1
直接RDRAM
二百八十八分之二百五十六兆位（ 512Kx16 / 18x32s ）初步
引脚排列及定义
中心键合设备
这些表显示的中心键合的引脚分配
从包装的顶部侧的RDRAM包（图
在包装上向下看，因为它是安装在电路上
板） 。这个包的机械尺寸
在后面的章节中所示。请参阅第"" 60页（
注：引脚＃ 1是在A1的位置。 ）
表1 ：中央粘合设备（顶视图）
10
9
8
7
GND
VDD
VDD
DQA8
CMD
DQA7
VDD
DQA5
GND
DQA3
GNDA
DQA1
GNDA
CTM
VDD
CTM
VDD
ROW
2
GND
ROW
0
GND
COL3
VDD
COL1
VDD
DQB1
GND
DQB3
GND
DQB5
Vcmos
DQB7
VDD
DQB8
GND
VDD
VDD
GND
VDD
GND
VDD
VDD
VDD
VDD
GND
VDD
6
5
4
GND
GND
DQA6
DQA4
DQA2
DQA0
CFM
CFM
ROW
1
VREF
COL4
COL2
COL0
DQB0
DQB2
DQB4
DQB6
GND
GND
3
2
1
VDD
GND
SCK
Vcmos
GND
VDD
GND
VDDA
GND
VDD
GND
GND
VDD
SIO0
SIO1
GND
VDD
VDD
GND
GND
VDD
GND
GND
GND
GND
GND
VDD
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
S
T
U
2
Rev.0.9/Dec.2000
直接RDRAM
二百八十八分之二百五十六兆位（ 512Kx16 / 18x32s ）初步
表2 ：引脚说明
信号
SIO1,SIO0
I / O
I / O
TYPE
CMOS
a
＃引脚
中心
2
描述
串行输入/输出。引脚用于读取和写入控制
寄存器使用串行访问协议。也可用于电源管理
换货。
指令输入。连用销SIO0和SIO1为
读取和写入到控制寄存器。也可用于电源
管理。
串行时钟输入。用于读取和写入时钟源
控制寄存器
电源电压的RDRAM芯和接口逻辑。
电源电压为RDRAM模拟电路。
电源电压CMOS输入/输出引脚。
对RDRAM的核心和接口的参考地。
对RDRAM的模拟电路的参考地。
数据字节A.九针携带的读取或写入数据的字节
通道和RDRAM之间。 DQA8不使用
RDRAMs与x16组织。
时钟的主。接口时钟用于接收信号的RSL
从通道。正极性。
时钟的主。接口时钟用于接收信号的RSL
从通道。负极性
逻辑阈值的参考电压信号RSL
时钟掌握。接口时钟用于发送的RSL信号
海峡。负极性。
时钟掌握。接口时钟用于发送的RSL信号
海峡。正极性。
行访问控制。三个引脚包含控制和Infor公司地址
息为行访问。
列访问控制。五个引脚包含控制和地址
信息栏访问。
数据字节B.九针携带的读取或写入数据的字节
通道和RDRAM之间。 DQB8不使用
RDRAMs与x16组织。
CMD
I
CMOS
a
1
SCK
I
CMOS
a
1
V
DD
V
DDA
V
CMOS
GND
GNDA
DQA8..DQA0
I / O
RSL
b
24
1
2
28
2
9
CFM
I
RSL
b
RSL
b
1
CFMN
I
1
V
REF
CTMN
I
RSL
b
RSL
b
RSL
b
RSL
b
RSL
b
1
1
CTM
I
1
RQ7..RQ5或
ROW2..ROW0
RQ4..RQ0或
COL4..COL0
DQB8..
DQB0
I
3
I
5
I / O
9
每包的总针数
92
一。所有CMOS信号是高真;高电压是逻辑1和低电压是逻辑零。
B 。所有RSL信号是低电平有效;低电压为逻辑1和高电压是逻辑零。
Rev.0.9 / 2000年12月
3
直接RDRAM
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DQB8..DQB0
9
RQ7..RQ5或
ROW2..ROW0
3
CTM CTMN SCK ， CMD SIO0 ， SIO1 CFM CFMN
2
2
RCLK
RQ4..RQ0或
COL4..COL0
5
DQA8..DQA0
9
RCLK
1：8多路分离器
TCLK
数据包解码
ROWR
ROWA
11 5
5
9
ROP DR BR
AV
MATCH
1：8多路分离器
RCLK
控制寄存器
6
REFR
电源模式
COLX
5
5
数据包解码
COLC
5
5
5
7
C
8
COLM
8
R
DEVID
XOP DX BX COP DC BC
M
S
MATCH
XOP解码
MATCH
MB MA
MUX
行译码
DM
写
卜FF器
MUX
MUX
PRER
法案
SENSE AMP
64x72
桑普桑普桑普
PREX
列解码&面膜
DRAM核心
64x72 512x128x144
BANK 0
64x72
0
72
桑普桑普桑普
PREC
RD ， WR
DQB内部数据路径
0
72
DQA内部数据路径
0/1
0/1
72
银行1
1/2
1/2
2银行
72
RCLK
9
9
9
9
RCLK
桑普桑普桑普
14/15 13/14
13银行
14银行
15银行
13/14 14/15 15
桑普桑普桑普
写缓冲器
1：8多路分离器
写缓冲器
1：8多路分离器
9
9
桑普桑普桑普
15
桑普桑普桑普
17/18 16/17 16
16
16银行
17银行
18银行
16/17 17/18
TCLK
9
9
TCLK
8 ： 1多路复用器
8 ： 1多路复用器
9
9
桑普桑普桑普
30/31 29/30
29银行
30银行
31银行
桑普桑普桑普
29/30 30/31 31
图2 ： 288分之256兆位直接RDRAM框图
4
31
Rev.0.9/Dec.2000
直接RDRAM
二百八十八分之二百五十六兆位（ 512Kx16 / 18x32s ）初步
概述
图2：是288分之256兆位直接的框图
RDRAM 。它包括两个主要模块：一个“核心”块
从银行和感放大器内置类似于发现
其他类型的DRAM ，以及直接Rambus的接口模块
这允许一个外部控制器来访问这个核心，以高达
为1.6GB /秒。
对RDRAM的放大器。这些引脚被解复用成一个
24位ROWA （行激活）或ROWR （行操作）
数据包。
COL引脚：
其原理利用这五个引脚是
管理数据之间的DQA / DQB标签和转印
对RDRAM的读出放大器。这些引脚去多
路开关连接到一个23位的COLC （列操作）的数据包和
任一个17位COLM （掩模）的数据包或一个17位COLX
（扩展操作）的数据包。
控制寄存器：
在CMD ， SCK ， SIO0和SIO1
标签显示在图2的上部中央:.它们被用来
写入和读取的控制寄存器块。这些寄存器
供应RDRAM配置信息到
控制器与他们选择的设备的操作模式。
该REFR值用于跟踪最后一次刷新行。
最重要的是， 5位DEVID指定设备
通道上的RDRAM地址。
ACT命令：
从一个ACT （激活）命令
ROWA分组引起的512行中所选择的一个
银行要加载到其相关的读出放大器（ 2 512
字节的读出放大器DQA和两个用于DQB ） 。
PRER命令：
从A PRER （预充电）命令
一个ROWR包导致所选择的银行公布其2
相关的读出放大器，从而允许在一个不同的行
银行被激活，或允许相邻的银行是爱科特
氧基团。
时钟：
在CTM和CTMN引脚（时钟到主）
产生TCLK （发送时钟） ，内部时钟来
传输读取数据。在CFM和CFMN引脚（时钟从 -
法师）产生RCLK （接收时钟） ，内部时钟
信号用于接收写数据，并接收与ROW和
COL引脚。
RD命令：
该RD （读取）命令导致的一个
要被发送的64 dualocts读出放大器中的一个的
在DQA / DQB引脚的通道。
DQA ， DQB引脚：
这些18引脚扛阅读（Q ）和write
（四）跨通道数据。它们被复用/解多
路开关连接从/到两个72位的数据路径（在八分之一运行
的数据的频率）的RDRAM的内部。
WR命令：
在WR （写入）命令导致
dualoct从的的DQA / DQB数据接收引脚
信道被加载到写入缓冲器。也有
在写入缓冲区的空间用于BC的存储体地址和C
列地址信息。在写入缓冲器中的数据是
自动退休（书面可选bytemask ）一
一个之后，又在128 dualocts读出放大器中的一个的
quent COP命令。一个退休可以在研发过程中发生的，
WR，或NOCOP到另一装置，或在一WR或
NOCOP到相同的设备。写缓冲器不会退役
期间的RD相同的设备。写缓存器减少了
所需的内部DQA / DQB数据路径延迟开启
各地。
银行：
在RDRAM的32Mbyte芯被分成
32× 1M字节组，每个组织为512行，每
含128 dualocts （ 2K字节），并且每个dualoct行
含16个字节。一个dualoct是数据的最小单位
可以得到解决。
检测放大器：
在RDRAM包含
34读出放大器。
每个感测放大器包括1K字节的存储速度快（ 512
字节为DQA和512个字节用于DQB ）和可容纳单
一半的RDRAM的一家银行的一个排。所述读出放大器
可以持有任何的1024半行的相关银行的。
然而，每个读出放大器的两个相邻之间共享
在RDRAM的银行（除了感安培0 ，15，16 ，和
31 ） 。这里主要介绍的限制，相邻的银行可能
不被同时访问。
PREC预充电：
该PREC ， RDA和WRA
命令类似于NOCOP ， RD和WR ，所不同的是一个
在柱的端部进行预充电操作
操作。这些命令提供了第二个机制
进行预充电。
RQ引脚：
这些引脚进行控制和地址信息
化。它们被分成两组。 RQ7..RQ5也
叫ROW2..ROW0 ，并且主要用于控制
行访问。 RQ4..RQ0也称为COL4..COL0 ，并
主要用于控制列存取。
PREX预充电：
一个RD命令后，或经过WR
命令不带字节掩码（M = 0），一个COLX包可
被用来指定一个扩展操作（ XOP ） 。最
重要的XOP指令PREX 。此命令提供
第三个机制进行预充电。
ROW引脚：
原则使用这三个管脚是
管理数据的银行和意义之间的转移
修订版0.9 / 2000年12月
5
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