【HY5DU643222AQ64M （ 2Mx32 ） DDR SDRAMHY5DU643222AQ这】,IC型号HY5DU643222AQ-5,HY5DU643222AQ-5 PDF资料,HY5DU643222AQ-5经销商,ic,电子元器件-51电子网

HY5DU643222AQ

64M （ 2Mx32 ） DDR SDRAM

HY5DU643222AQ

这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士电子不承担任何

负责使用说明电路。没有专利许可。

修订版0.6 / 1月2日

HY5DU643222AQ

修订历史

3.版本0.6 （ 1月2日）

1）独立“

功能描述“和”

时序diagram'parts

- 这是在网站上提供（ www.hynix.com ）

2 ）改变TCK最大值从为8ns到7ns的在二百三十三分之二百五十〇 / 200Mhz的

2.修订版0.5 （ 11月1日）

1 ）增加了143MHz下的部分以速度斌

1.修订0.4 （ 9月1日）

1 ）删除从速度斌183 / 166MHz的部分

2 ）定义IDD规格

3 ）改变VIH / VIL的交流工作条件下，从Vref的+/- 0.31为Vref +/- 0.45

4 ）变更TCK最大值从1.0ns到为8ns

5 ）改变了一些交流参数

一） TDQSQ ：从0.45ns更改为0.4ns的

B） TIS / TIH ：改变从0.9ns到1.0ns

C） TDS / TDH ：改变从0.45ns至0.5ns的

6 ）改变引脚电容

a）输入时钟电容： 2 / 3pF的改为1.7 / 2.7pF （最小/最大）

b）所有其它输入专用管脚电容： 2 / 3pF的改为1.7 / 2.7pF （最小/最大）

C）输入/输出电容（ DQ ， DQS ， DM ）： 4 / 5pF的改为3.7 / 4.7pF （最小/最大）

修订版0.6 / 1月2日

HY5DU643222AQ

描述

海力士HY5DU643222是67108864位CMOS双数据速率（ DDR ）同步DRAM ，非常适用于

点至点的应用需要高带宽。

的力士2Mx32的DDR SDRAM提供参考的上升沿和下降沿完全同步操作

时钟。而所有地址和控制输入被锁止在CK的上升沿（下降沿将/ CK的边缘），数据

数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨

应受流水线和2位预取，以达到非常高的带宽。所有的输入和输出电压电平是兼容的

与SSTL_2 。

特点

, V

DDQ

= 2.5V

所有输入和输出都与SSTL_2兼容

接口

JEDEC标准20毫米X 14毫米100PIN与LQFP

0.65毫米引脚间距

全差分时钟输入（ CK ， / CK ）操作

双倍数据速率接口

源同步 - 交易数据对齐

双向数据选通（ DQS ）

读取时的DQS边缘数据输出（边DQ）

在DQS数据输入中心的时候写（居中

DQ ）

数据（ DQ ）和写掩码（ DM）锁定在两个

数据选通信号的上升沿和下降沿

所有的地址和控制输入，除了数据，数据

选通和数据锁存口罩的上升沿

时钟

通过DM写掩码字节控制（ DM0 DM3 ）

可编程/ CAS延迟3和4的支持

可编程的突发长度2 /4/8既

顺序和交错模式

内置4组操作与单脉冲/ RAS

tRAS的锁定功能的支持

自动刷新和自刷新支持

4096刷新周期/ 32ms的

半强度和匹配阻抗驱动器选项

通过EMRS控制

订购信息

产品型号

HY5DU643222AQ-4

HY5DU643222AQ-43

HY5DU643222AQ-5

HY5DU643222AQ-7

DD/

DDQ

= 2.5V

电源

时钟

频率

250MHz

233MHz

200MHz

143MHz

最大数据速率

500Mbps/pin

466Mbps/pin

400Mbps/pin

286Mbps/pin

SSTL_2

20毫米X 14毫米

100PIN LQFP

接口

包

修订版0.6 / 1月2日

HY5DU643222AQ

引脚配置

VDD

VDDQ

VSS

DQ2

VSSQ

DQ31

DQ30

VSSQ

DQ0

100

DQ3

VDDQ

DQ4

DQ5

VSSQ

DQ6

DQ7

VDDQ

DQ16

DQ17

VSSQ

DQ18

DQ19

VDDQ

VDD

VSS

DQ20

DQ21

VSSQ

DQ22

DQ23

VDDQ

DM0

DM2

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

DQ29

DQ1

的DQ

顶视图

20毫米X 14毫米

100PIN QFP

0.65mm节距

DQ28

VDDQ

DQ27

DQ26

VSSQ

DQ25

DQ24

VDDQ

DQ15

DQ14

VSSQ

DQ13

DQ12

VDDQ

VSS

VDD

DQ11

DQ10

VSSQ

DQ9

DQ8

VDDQ

VREF

DM3

DM1

CLK

/ CLK

CKE

DSF ， MCL

A8/AP

VSS

VDD

A10

行和列地址表

项

组织

行地址

列地址

银行地址

自动预充电标志

刷新

2Mx32

512K ×32× 4banks

A0 ~ A10

A0 ~ A7

BA0 ， BA1

修订版0.6 / 1月2日

HY5DU643222AQ

引脚说明

针

CK ， / CK

TYPE

输入

描述

时钟： CK和/ CK是差分时钟输入。所有地址和控制输入信号

采样CK和/ CK下降沿的正面边缘的交叉。产量

（读）数据为参考和CK / CK的交叉（交叉的两个方向）。

时钟使能： CKE高激活，并且CKE低停用内部时钟信号，

装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源

向下和自刷新操作（所有银行闲置），或ACTIVE POWER DOWN （行

在任何银行ACTIVE ）。 CKE是同步的POWER DOWN进入和退出，自

刷新进入。 CKE是异步的自刷新退出，输出禁用。 CKE

必须保持高通量读取和写入访问。输入缓冲器，但不包括

CK ， / CK和CKE是在断电禁用。输入缓冲器，但不包括CKE是

在自刷新无效。 CKE是SSTL_2输入，但会检测LVCMOS低

Vdd的后级被应用。

芯片选择：启用或禁用除CK ， / CK ， CKE ， DQS和DM的所有输入。所有的COM

当CS注册的高要求主要屏蔽。 CS为外部银行的选择

系统与多家银行。 CS被认为是命令代码的一部分。

银行地址输入： BA0和BA1确定哪个银行的积极，读，写或PRE-

充电命令被应用。

地址输入：提供行地址为ACTIVE命令和列地址

和自动预充电位读/写命令，选择一个位置出来的

在各自的组存储器阵列。一个预充电命令到A8期间被采样

确定是否预充电适用于一家银行（ A8 LOW）或所有银行（ A8

HIGH ）。如果只有一家银行被预充电，该行被选中BA0 ， BA1 。该

地址输入也是一个模式寄存器设置命令时提供的操作码。 BA0

以及模式寄存器的模式寄存器设置命令时被加载BA1定义

（MRS或EMRS ）。

输入命令： / RAS ， / CAS和/ WE （连同/ CS ）定义的命令是

输入。

输入数据掩码： DM （0 3）是一个输入掩码信号为写入数据。输入数据被屏蔽

当DM是在写访问采样以及输入数据高。 DM被采样

PLED在DQS的两边。虽然DM引脚的输入而已， DM负载匹配

DQ和DQS装载。 DM0对应于DQ0 -Q7的数据; DM1对应

在DQ8 - Q15中的数据; DM2对应于DQ16 - Q23中的数据; DM3对应

在DQ24 - Q31中的数据。

数据选通：输出与读出的数据，输入与写入数据。边缘与读取数据对齐，

集中在写入数据。用于捕获写数据。

数据输入/输出引脚：数据总线

电源为内部电路和输入缓冲器。

电源的输出缓冲器，可抗噪性能。

参考电压输入端SSTL接口。

无连接。

CKE

输入

/ CS

输入

BA0 ， BA1

输入

A0 ~ A10

输入

/ RAS ， / CAS ， / WE

输入

DM0 DM3

输入

的DQ

DQ0 DQ31

DDQ

SSQ

REF

I / O

供应

修订版0.6 / 1月2日