【HY5DU56422D(L)TPHY5DU56822D(L)TPHY5DU561622D(L)TP2】,IC型号HY5DU561622DTP-J,HY5DU561622DTP-J PDF资料,HY5DU561622DTP-J经销商,ic,电子元器件-51电子网

HY5DU56422D(L)TP

HY5DU56822D(L)TP

HY5DU561622D(L)TP

256M DDR SDRAM

HY5DU56422D(L)TP

HY5DU56822D(L)TP

HY5DU561622D(L)TP

这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士半导体公司不承担

用于描述电路的任何责任。没有专利许可。

修订版0.1 / 2004年5月

HY5DU56422D(L)TP

HY5DU56822D(L)TP

HY5DU561622D(L)TP

描述

初步

海力士HY5DU56422D （L ） TP ， HY5DU56822D （ L） TP和HY5DU561622 （ L） TP是268435456位CMOS双

数据速率（DDR）同步DRAM ，非常适合于在主存储器的应用程序，需要大的存储

密度和高带宽。

在现代256MB的DDR SDRAM提供了参考的上升沿和下降沿完全同步操作

时钟。而所有地址和控制输入被锁止在CK的上升沿（下降沿将/ CK的边缘），数据

数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨

应受流水线和2位预取，以达到非常高的带宽。所有的输入和输出电压电平是兼容的

与SSTL_2 。

特点

, V

DDQ

= 2.5V +/- 0.2V

所有输入和输出都与SSTL_2兼容

接口

全差分时钟输入（ CK ， / CK ）操作

双倍数据速率接口

源同步 - 交易数据对齐

双向数据选通（ DQS ）

X16器件有两个单字节宽数据选通信号（ UDQS ，

LDQS ）按每个X8 I / O

读取时的DQS边缘数据输出（边DQ）

在DQS数据输入中心的时候写（居中

DQ ）

片上DLL对齐DQ和DQS转换与CK

过渡

DM掩模写入数据中的上升和下降

数据选通的边缘

所有的地址和控制输入，除了数据，数据

选通和数据锁存口罩的上升沿

时钟

可编程CAS延时1.5 ， 2 ， 2.5和3

支持

可编程的突发长度2 /4/8既

顺序和交错模式

内置4组操作与单脉冲

/ RAS

tRAS的锁定功能的支持

自动刷新和自刷新支持

8192刷新周期/ 64ms的

JEDEC标准400mil 66pin TSOP- II与0.65毫米

引脚间距（无铅封装）

通过控制全速和半强度驱动选项

EMRS

订购信息

产品型号

HY5DU56422D(L)TP-X*

HY5DU56822D(L)TP-X*

HY5DU561622D(L)TP-X*

Configuratio

64Mx4

32Mx8

16Mx16

包

400mil

66pin

TSOP -II

（铅 -

免费）

工作频率

GRADE

-J

-M

-K

-H

-L

CL2

133MHz

100MHz

CL2.5

166MHz

133MHz

125MHz

备注

（ CL - tRCD的-TRP ）

DDR333 （ 2.5-3-3 ）

DDR266 （ 2-2-2 ）

DDR266A （ 2-3-3 ）

DDR266B （ 2.5-3-3 ）

DDR200 （ 2-2-2 ）

* X表示速度等级

* CL1.5 @ DDR200支持

*支持CL3

修订版0.2 2003 /月

HY5DU56422D(L)TP

HY5DU56822D(L)TP

HY5DU561622D(L)TP

引脚配置

VDD

VDDQ

DQ0

VSSQ

VDDQ

DQ1

VSSQ

VDDQ

VDD

DNU

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10/AP

VDD

DQ0

VDDQ

DQ1

VSSQ

DQ2

VDDQ

DQ3

VSSQ

VDDQ

VDD

DNU

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10/AP

VDD

x16

VDD

DQ0

VDDQ

DQ1

DQ2

VSSQ

DQ3

DQ4

VDDQ

DQ5

DQ6

VSSQ

DQ7

VDDQ

LDQS

VDD

DNU

LDM

/ WE

/ CAS

/ RAS

/ CS

BA0

BA1

A10/AP

VDD

x16

VSS

DQ15

VSSQ

DQ14

DQ13

VDDQ

DQ12

DQ11

VSSQ

DQ10

DQ9

VDDQ

DQ8

VSSQ

UDQS

VREF

VSS

UDM

/ CK

CKE

A12

A11

VSS

DQ7

VSSQ

DQ6

VDDQ

DQ5

VSSQ

DQ4

VDDQ

VSSQ

的DQ

VREF

VSS

/ CK

CKE

A12

A11

VSS

VSSQ

DQ3

VDDQ

VSSQ

DQ2

VDDQ

VSSQ

的DQ

VREF

VSS

/ CK

CKE

A12

A11

VSS

400mil X 875mil

66pin TSOP -II

0.65毫米引脚间距

（无铅）

行和列地址表

项

组织

行地址

列地址

银行地址

自动预充电标志

刷新

64Mx4

16M ×4× 4banks

A0 - A12

A0-A9, A11

BA0 ， BA1

A10

32Mx8

8M ×8× 4banks

A0 - A12

A0-A9

BA0 ， BA1

A10

16Mx16

4M ×16× 4banks

A0 - A12

A0-A8

BA0 ， BA1

A10

修订版0.1 / 2004年5月

HY5DU56422D(L)TP

HY5DU56822D(L)TP

HY5DU561622D(L)TP

引脚说明

针

CK ， / CK

TYPE

输入

描述

时钟： CK和/ CK是差分时钟输入。所有地址和控制输入信号

采样CK和/ CK下降沿的正面边缘的交叉。产量

（读）数据为参考和CK / CK的交叉（交叉的两个方向）。

时钟使能： CKE高激活，并且CKE低停用内部时钟信号，

装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源

向下和自刷新操作（所有银行闲置），或ACTIVE POWER DOWN （行

在任何银行ACTIVE ）。 CKE是同步的POWER DOWN进入和退出，自

刷新进入。 CKE是异步的自刷新退出，输出禁用。 CKE

必须保持高通量读取和写入访问。输入缓冲器，但不包括

CK ， / CK和CKE是在断电禁用。输入缓冲器，但不包括CKE是

在自刷新无效。 CKE是SSTL_2输入，但会检测LVCMOS低

Vdd的后级被应用。

芯片选择：启用或禁用除CK ， / CK ， CKE ， DQS和DM的所有输入。所有的COM

当CS注册的高要求主要屏蔽。 CS为外部银行的选择

系统与多家银行。 CS被认为是命令代码的一部分。

银行地址输入： BA0和BA1确定哪个银行的积极，读，写或PRE-

充电命令被应用。

地址输入：提供行地址为ACTIVE命令和列地址

和自动预充电位读/写命令，选择一个位置出来的

在各自的组存储器阵列。预充电命令时A10采样

确定是否预充电适用于一家银行（ A10 LOW）或所有银行（ A10

HIGH ）。如果只有一家银行被预充电，该行被选中BA0 ， BA1 。该

地址输入也是一个模式寄存器设置命令时提供的操作码。 BA0

以及模式寄存器的模式寄存器设置命令时被加载BA1定义

（MRS或EMRS ）。

输入命令： / RAS ， / CAS和/ WE （连同/ CS ）定义的命令是

输入。

输入数据掩码： DM是输入掩码信号写入数据。输入数据被屏蔽时

在写访问DM进行采样，以及输入数据高。 DM采样

在DQS的两边。虽然DM引脚的输入而已， DM负载相匹配的DQ

和DQS装载。对于x16的， LDM对应于DQ0 -Q7的数据; UDM corre-

sponds对DQ8 - Q15中的数据。

数据选通：输出与读出的数据，输入与写入数据。边缘与读取数据对齐，

集中在写入数据。用于捕获写数据。对于x16的， LDQS对应于

在DQ0 - Q7数据; UDQS对应于DQ8 - Q15中的数据。

数据输入/输出引脚：数据总线

电源为内部电路和输入缓冲器。

电源的输出缓冲器，可抗噪性能。

参考电压输入端SSTL接口。

无连接。

CKE

输入

/ CS

输入

BA0 ， BA1

输入

A0 ~ A12

输入

/ RAS ， / CAS ， / WE

输入

（ LDM ， UDM ）

输入

的DQ

（ LDQS ， UDQS ）

DDQ

SSQ

REF

I / O

供应

修订版0.1 / 2004年5月

HY5DU56422D(L)TP

HY5DU56822D(L)TP

HY5DU561622D(L)TP

功能框图（ 64Mx4 ）

4Banks X的16Mbit ×4 I / O的双数据速率同步DRAM

写数据寄存器

2位预取单元

输入缓冲器

的DQ

CLK

/ CLK

CKE

/ CS

/ RAS

/ CAS

/ WE

银行

控制

16Mx4 /存储区0

SENSE AMP

16Mx4 / Bank1的

2位预取单元

输出缓冲器

命令

解码器

16Mx4 /池Bank2

16Mx4 /区块3

模式

ROW

解码器

DQ [0：3 ]

列解码器

添加

的DQ

地址

卜FF器

列地址

计数器

CLK_DLL

数据选通

发射机

数据选通

接收器

的DQ

CLK ，

/ CLK

DLL

块

模式

修订版0.1 / 2004年5月