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HY5DU561622CTP
256M ( 16Mx16 ) GDDR SDRAM
HY5DU561622CTP
这份文件是一个普通的产品说明,如有变更,恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
2006年修订版0.5 /二月
1
1HY5DU561622CTP
修订历史
调整
0.1
0.2
0.3
0.4
0.5
历史
定义目标规格。
支持无铅零件各速度等级
将交流过冲的评论
tRAS_max变化
tRAS_min & TQHS变化
草案日期
2003年08月
2003年9月
2004年8月
2004年9月
2004年10月
备注
2006年修订版0.5 /二月
2
1HY5DU561622CTP
初步
描述
海力士HY5DU561622CTP是268435456位CMOS双数据速率( DDR )同步DRAM ,非常适合
为点至点的应用需要高带宽。
的力士16Mx16的DDR SDRAM提供参考的上升沿和下降沿完全同步操作
时钟。而所有地址和控制输入被锁止在CK的上升沿(下降沿将/ CK的边缘) ,数据
数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨
应受流水线和2位预取,以达到非常高的带宽。所有的输入和输出电压电平是兼容的
与SSTL_2 。
特点
2.5V +/- 5 % VDD和VDDQ电源
支持250个/ 200 / 166MHz的
2.6V VDD / VDDQ大范围最小/最大电源
支持300 / 275Mhz
2.8V +/- 0.1V VDD和VDDQ电源
支持350MHz的
所有输入和输出都与SSTL_2兼容
接口
JEDEC标准400mil 66pin TSOP- II与0.65毫米
引脚间距
全差分时钟输入( CK , / CK )操作
双倍数据速率接口
源同步 - 交易数据对齐
双向数据选通( DQS )
X16设备有2单字节宽数据选通信号( LDQS ,
UDQS )按每个X8 I / O
读取时的DQS边缘数据输出(边DQ)
在DQS数据输入中心的时候写(居中
DQ )
数据( DQ )和写掩码( DM)锁定在两个
数据选通信号的上升沿和下降沿
所有的地址和控制输入,除了数据,数据
选通和数据锁存口罩的上升沿
时钟
通过LDM和UDM写掩码字节控制
可编程/ CAS延迟四分之三支持
可编程的突发长度2 /4/8既
顺序和交错模式
内置4组操作与单脉冲/ RAS
tRAS的锁定功能的支持
自动刷新和自刷新支持
4096刷新周期/ 32ms的
全,半和匹配阻抗(弱)的力量
通过EMRS控制驱动器选项
订购信息
产品型号
HY5DU561622CTP-28
HY5DU561622CTP-33
HY5DU561622CTP-36
HY5DU561622CTP-4
HY5DU561622CTP-5
HY5DU561622CTP-6
电源
VDD=2.8V
VDDQ=2.8V
VDD=2.6V
VDDQ=2.6V
VDD=2.5V
VDDQ=2.5V
时钟
频率
350MHz
300MHz
275MHz
250MHz
200MHz
166MHz
最大数据速率
700Mbps/pin
600Mbps/pin
550Mbps/pin
500Mbps/pin
400Mbps/pin
333Mbps/pin
400mil 66pin
TSOP -II
接口
SSTL-2
注)海力士支持无铅零件与同规格的每一个速度等级,不同的无铅材料。
我们将"T"后添加"P"字符无铅产品。例如, 300MHz的无铅产品的零件号为
HY5DU561622CTP-33.
2006年修订版0.5 /二月
3
1HY5DU561622CTP
引脚配置
V
DD
DQ0
VDDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
NC
V
DDQ
LDQS
NC
V
DD
NC
LDM
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
顶视图
400密耳× 875mil
66引脚TSOP
- II
0.65毫米引脚间距
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
NC
V
SSQ
UDQS
NC
V
REF
V
SS
UDM
/ CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
V
SS
行和列地址表
组织
行地址
列地址
银行地址
自动预充电标志
刷新
16Mx16
4M ×16× 4banks
A0 ~ A12
A0 ~ A8
BA0 , BA1
A10
4K
2006年修订版0.5 /二月
4
1HY5DU561622CTP
引脚说明
CK , / CK
TYPE
输入
描述
时钟: CK和/ CK是差分时钟输入。所有地址和控制输入信号
采样CK和/ CK下降沿的正面边缘的交叉。产量
(读)数据为参考和CK / CK的交叉(交叉的两个方向) 。
时钟使能: CKE高激活,并且CKE低停用内部时钟信号,
装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源
向下和自刷新操作(所有银行闲置) ,或ACTIVE POWER DOWN (行
在任何银行ACTIVE ) 。 CKE是同步的POWER DOWN进入和退出,自
刷新进入。 CKE是异步的自刷新退出,输出禁用。 CKE
必须保持高通量读取和写入访问。输入缓冲器,但不包括
CK , / CK和CKE是在断电禁用。输入缓冲器,但不包括CKE是
在自刷新无效。 CKE是SSTL_2输入,但会检测LVCMOS低
Vdd的后级被应用。
芯片选择:启用或禁用除CK , / CK , CKE , DQS和DM的所有输入。所有的COM
当CS注册的高要求主要屏蔽。 CS为外部银行的选择
系统与多家银行。 CS被认为是命令代码的一部分。
银行地址输入: BA0和BA1确定哪个银行的积极,读,写或PRE-
充电命令被应用。
地址输入:提供行地址为ACTIVE命令和列地址
和自动预充电位读/写命令,选择一个位置出来的
在各自的组存储器阵列。预充电命令时A10采样
确定是否预充电适用于一家银行( A10 LOW)或所有银行( A10
HIGH ) 。如果只有一家银行被预充电,该行被选中BA0 , BA1 。该
地址输入也是一个模式寄存器设置命令时提供的操作码。 BA0
以及模式寄存器的模式寄存器设置命令时被加载BA1定义
(MRS或EMRS ) 。
输入命令: / RAS , / CAS和/ WE (连同/ CS )定义的命令是
输入。
输入数据掩码: DM ( LDM , UDM )是输入掩码信号写入数据。输入数据是
在写访问被屏蔽时DM进行采样,以及输入数据高。
DM进行采样DQS的两边。虽然DM引脚的输入而已, DM装
匹配DQ和DQS装载。 LDM对应于DQ0 -Q7的数据; UDM corre-
sponds对DQ8 - Q15中的数据。
数据选通:输出与读出的数据,输入与写入数据。边缘与读取数据对齐,
集中在写入数据。用于捕获写数据。 LDQS对应于数据上
DQ0 -Q7 ; UDQS对应于DQ8 - Q15中的数据。
数据输入/输出引脚:数据总线
电源为内部电路和输入缓冲器。
电源的输出缓冲器,可抗噪性能。
参考电压输入端SSTL接口。
无连接。
CKE
输入
/ CS
输入
BA0 , BA1
输入
A0 ~ A12
输入
/ RAS , / CAS , / WE
输入
LDM , UDM
输入
LDQS , UDQS
DQ0 DQ15
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC
I / O
I / O
供应
供应
供应
NC
2006年修订版0.5 /二月
5
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