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HY5DU56422A(L)F
HY5DU56822A(L)F
HY5DU561622A(L)F
256M -S DDR SDRAM
HY5DU56422A(L)F
HY5DU56822A(L)F
HY5DU561622A(L)F
这份文件是一个普通的产品说明,如有变更,恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
修订版0.1 / 4月2日
1
HY5DU56422A(L)F
HY5DU56822A(L)F
HY5DU561622A(L)F
修订历史
1.修订0.1 ( 4月2日)
1)定义初步规范
修订版0.1 /四月02
2
HY5DU56422A(L)F
HY5DU56822A(L)F
HY5DU561622A(L)F
描述
初步
海力士HY5DU56422 , HY5DU56822和HY5DU561622是268435456位CMOS双数据速率( DDR )同步
异步的DRAM ,非常适合需要大容量内存密度和高频带 - 主存储器的应用
宽度。
在现代256MB的DDR SDRAM提供了参考的上升沿和下降沿完全同步操作
时钟。而所有地址和控制输入被锁止在CK的上升沿(下降沿将/ CK的边缘) ,数据
数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨
应受流水线和2位预取,以达到非常高的带宽。所有的输入和输出电压电平是兼容的
与SSTL_2 。
特点
V
DD
, V
DDQ
= 2.5V +/- 0.2V
所有输入和输出都与SSTL_2兼容
接口
全差分时钟输入( CK , / CK )操作
双倍数据速率接口
源同步 - 交易数据对齐
双向数据选通( DQS )
X16器件有两个单字节宽数据选通信号( UDQS ,
LDQS )按每个X8 I / O
读取时的DQS边缘数据输出(边DQ)
在DQS数据输入中心的时候写(居中
DQ )
片上DLL对齐DQ和DQS转换与CK
过渡
DM掩模写入数据中的上升和下降
数据选通的边缘
所有的地址和控制输入,除了数据,数据
选通和数据锁存口罩的上升沿
时钟
可编程CAS延时1.5 , 2 , 2.5和3
支持
可编程的突发长度2 /4/8既
顺序和交错模式
内置4组操作与单脉冲
/ RAS
tRAS的锁定功能的支持
自动刷新和自刷新支持
8192刷新周期/ 64ms的
60球FBGA封装类型
通过控制全速和半强度驱动选项
EMRS
订购信息
产品型号
HY5DU56422A(L)F-X*
HY5DU56822A(L)F-X*
HY5DU561622A(L)F-X*
工作频率
60球
FBGA
CON组fi guration
64Mx4
32Mx8
16Mx16
GRADE
-J
-M
-K
-H
-L
CL2
133MHz
133MHz
133MHz
100MHz
100MHz
CL2.5
166MHz
133MHz
133MHz
133MHz
125MHz
备注
( CL - tRCD的-TRP )
DDR333 ( 2.5-3-3 )
DDR266 ( 2-2-2 )
DDR266A ( 2-3-3 )
DDR266B ( 2.5-3-3 )
DDR200 ( 2-2-2 )
* X表示速度等级
* CL1.5 @ DDR200支持
*支持CL3
修订版0.1 / 4月2日
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HY5DU56422A(L)F
HY5DU56822A(L)F
HY5DU561622A(L)F
引脚配置
行和列地址表
组织
行地址
列地址
银行地址
自动预充电标志
刷新
64Mx4
16M ×4× 4banks
A0 - A12
A0-A9, A11
BA0 , BA1
A10
8K
32Mx8
8M ×8× 4banks
A0 - A12
A0-A9
BA0 , BA1
A10
8K
16Mx16
4M ×16× 4banks
A0 - A12
A0-A8
BA0 , BA1
A10
8K
修订版0.1 /四月02
4
HY5DU56422A(L)F
HY5DU56822A(L)F
HY5DU561622A(L)F
引脚说明
CK , / CK
TYPE
输入
描述
时钟: CK和/ CK是差分时钟输入。所有地址和控制输入信号
采样CK和/ CK下降沿的正面边缘的交叉。产量
(读)数据为参考和CK / CK的交叉(交叉的两个方向) 。
时钟使能: CKE高激活,并且CKE低停用内部时钟信号,
装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源
向下和自刷新操作(所有银行闲置) ,或ACTIVE POWER DOWN (行
在任何银行ACTIVE ) 。 CKE是同步的POWER DOWN进入和退出,自
刷新进入。 CKE是异步的自刷新退出,输出禁用。 CKE
必须保持高通量读取和写入访问。输入缓冲器,但不包括
CK , / CK和CKE是在断电禁用。输入缓冲器,但不包括CKE是
在自刷新无效。 CKE是SSTL_2输入,但会检测LVCMOS低
Vdd的后级被应用。
芯片选择:启用或禁用除CK , / CK , CKE , DQS和DM的所有输入。所有的COM
当CS注册的高要求主要屏蔽。 CS为外部银行的选择
系统与多家银行。 CS被认为是命令代码的一部分。
银行地址输入: BA0和BA1确定哪个银行的积极,读,写或PRE-
充电命令被应用。
地址输入:提供行地址为ACTIVE命令和列地址
和自动预充电位读/写命令,选择一个位置出来的
在各自的组存储器阵列。预充电命令时A10采样
确定是否预充电适用于一家银行( A10 LOW)或所有银行( A10
HIGH ) 。如果只有一家银行被预充电,该行被选中BA0 , BA1 。该
地址输入也是一个模式寄存器设置命令时提供的操作码。 BA0
以及模式寄存器的模式寄存器设置命令时被加载BA1定义
(MRS或EMRS ) 。
输入命令: / RAS , / CAS和/ WE (连同/ CS )定义的命令是
输入。
输入数据掩码: DM是输入掩码信号写入数据。输入数据被屏蔽时
在写访问DM进行采样,以及输入数据高。 DM采样
在DQS的两边。虽然DM引脚的输入而已, DM负载相匹配的DQ
和DQS装载。对于x16的, LDM对应于DQ0 -Q7的数据; UDM corre-
sponds对DQ8 - Q15中的数据。
数据选通:输出与读出的数据,输入与写入数据。边缘与读取数据对齐,
集中在写入数据。用于捕获写数据。对于x16的, LDQS对应于
在DQ0 - Q7数据; UDQS对应于DQ8 - Q15中的数据。
数据输入/输出引脚:数据总线
电源为内部电路和输入缓冲器。
电源的输出缓冲器,可抗噪性能。
参考电压输入端SSTL接口。
无连接。
CKE
输入
/ CS
输入
BA0 , BA1
输入
A0 ~ A12
输入
/ RAS , / CAS , / WE
输入
DM
( LDM , UDM )
输入
的DQ
( LDQS , UDQS )
DQ
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC
I / O
I / O
供应
供应
供应
NC
修订版0.1 /四月02
5
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    地址:深圳市福田区振兴路156号上步工业区405栋3层

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电话:13910052844(微信同步)
联系人:刘先生
地址:海淀区增光路27号院增光佳苑2号楼1单元1102/1202室
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