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HY5DU283222F
128M ( 4Mx32 ) GDDR SDRAM
HY5DU283222F
这份文件是一个普通的产品说明,如有变更,恕不另行通知。海力士电子不承担任何受访
sibility使用说明电路。没有专利许可。
修订版1.2 /九月02
1
HY5DU283222F
Rvision历史
调整
0.4
历史
1 )产品型号由原来HY5DU283222F到HY6U22F
1 ) TAC / tDQSCK , tRCD的/ tRP的参数变化情况如下每个速度
一) TAC :从0.7ns改为0.9ns 3.3 / 4 / 4.5ns
B) tDQSCK :从0.6ns改为0.7ns 3.3 / 4 / 4.5ns
C)的tRCD / tRP的:从5clk到6clk在3.3ns和4CLK改为5clk 4 / 4.5ns
1 ) 222Mhz的速度取走
200 / 250MHz的部分2 )定义IDD规格
3 ) 275MHz一部分的交流参数定义
4 ) VIH / VIL改变Vref的+/- 0.35到Vref的+/- 0.45
5 )产品编号改为从HY6U22F到HY5DU283222F
1 )电容引脚定义
一) CK , / CK ,所有其它输入专用管脚:分钟为1pF ,最大3PF
B) DQ , DQS , DM :分3pF的,最大的5pF
1)
2)
3)
4)
5)
1)
2)
3)
4)
200MHz的TCK最大。从7ns的改为10ns的
设备操作和时序图中删除
的tRCD / tRP的,在275MHz的6clk改为5clk
的tRC / tRFC SPEC新定义
375 / 350MHz的AC参数定义
IDD4 SPEC改变370毫安300mA的电流
275 / 300MHz的IDD SPEC定义
的tRC / tRFC / tRAS的SPEC 。更新
功耗SPEC 。从1W改为2W
草案
日期
May.01
备注
0.5
6月1日
0.6
Oct.01
0.7
Nov.01
0.8
Dec.01
0.9
Dec.01
1.0
1.1
1)输入漏电流从+/- 5UA变为+/-为2uA
1 )定义tPDEX参数
2 )增加交流特性-II表
1 )改变V
DD
/V
DDQ
价值
- 350 / 375MHz处:从2.66V / 2.80V / 2.94V更改为2.76V / 2.90V / 3.05V
(最小值/典型值/最大值)
2 ) IDD4 SPEC在200MHz改变300毫安到370毫安
五月。 02
五月。 02
1.2
9月2日
修订版1.2 /九月02
2
HY5DU283222F
描述
海力士HY5DU283222F是134217728位CMOS双数据速率( DDR )同步DRAM ,非常适合
的点 - 点应用需要高带宽。
的力士4Mx32的DDR SDRAM提供参考的上升沿和下降沿完全同步操作
时钟。而所有地址和控制输入被锁止在CK的上升沿(下降沿将/ CK的边缘) ,数据
数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨
应受流水线和2位预取,以达到非常高的带宽。所有的输入和输出电压电平是兼容的
与SSTL_2 。
特点
2.5V +/- 5% V
DD
和V
DDQ
电源
支持高达275分之300 / 250 / 200MHz的
2.9V +/- 5% V
DD
和V
DDQ
电源
支持高达350 / 375MHz处
所有输入和输出都与SSTL_2兼容
接口
12毫米×12毫米, 144ball FBGA封装,具有0.8mm引脚间距
全差分时钟输入( CK , / CK )操作
双倍数据速率接口
源同步 - 交易数据对齐
双向数据选通( DQS0 DQS3 )
读取时的DQS边缘数据输出(边DQ)
在DQS数据输入中心的时候写(居中
DQ )
数据( DQ )和写掩码( DM)锁定在两个
数据选通信号的上升沿和下降沿
所有的地址和控制输入,除了数据,数据
选通和数据锁存口罩的上升沿
时钟
通过DM写掩码字节控制( DM0 DM3 )
可编程/ CAS延迟3和4的支持
可编程的突发长度2 /4/8既
顺序和交错模式
内置4组操作与单脉冲/ RAS
tRAS的锁定功能的支持
自动刷新和自刷新支持
4096刷新周期/ 32ms的
半强度和匹配阻抗驱动器选项
通过EMRS控制
订购信息
产品型号
HY5DU283222F-26
HY5DU283222F-28
HY5DU283222F-33
HY5DU283222F-36
HY5DU283222F-4
HY5DU283222F-5
修订版1.2 /九月02
电源
V
DD
2.9V
V
DDQ
2.9V
时钟
频率
375MHz
350MHz
300MHz
最大数据速率
750Mbps/pin
700Mbps/pin
600Mbps/pin
550Mbps/pin
500Mbps/pin
400Mbps/pin
接口
V
DD
2.5V
V
DDQ
2.5V
275MHz
250MHz
200MHz
SSTL_2
12毫米x 12毫米
144ball FBGA
3
HY5DU283222F
引脚配置
1
2
3
4
5
6
7
8
9
10
11
12
13
14
A
B
DQS0
DM0
VSSQ
DQ3
DQ2
DQ0
DQ31
DQ29
DQ28
VSSQ
DM3
DQS3
C
DQ4
VDDQ
NC
VDDQ
DQ1
VDDQ
VDDQ
DQ30
VDDQ
NC
VDDQ
DQ27
D
DQ6
DQ5
VSSQ
VSSQ
VSSQ
VDD
VDD
VSSQ
VSSQ
VSSQ
DQ26
DQ25
E
DQ7
VDDQ
VDD
VSS
VSSQ
VSS
VSS
VSSQ
VSS
VDD
VDDQ
DQ24
F
DQ17
DQ16
VDDQ
VSSQ
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSSQ
VDDQ
DQ15
DQ14
G
DQ19
DQ18
VDDQ
VSSQ
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSSQ
VDDQ
DQ13
DQ12
H
DQS2
DM2
NC
VSSQ
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSSQ
NC
DM1
DQS1
J
DQ21
DQ20
VDDQ
VSSQ
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSS
特马尔
VSSQ
VDDQ
DQ11
DQ10
K
DQ22
DQ23
VDDQ
VSSQ
VSS
VSS
VSS
VSS
VSSQ
VDDQ
DQ9
DQ8
L
/ CAS
/ W / E
VDD
VSS
A10
VDD
VDD
NC2
VSS
VDD
NC
NC
M
/ RAS
NC
NC
BA1
A2
A11
A9
A5
NC3
CLK
/ CLK
NC
N
/ CS
NC
BA0
A0
A1
A3
A4
A6
A7
A8/AP
CKE
VREF
P
注意:
1.外球, A1 A14 , P1 P14 , A1 P1 , A14 P14是无人区。
2.球L9 ( NC2 )针对A12保留。
3.球M10 (第三次通报)可以BA2保留。
行和列地址表
组织
行地址
列地址
银行地址
自动预充电标志
刷新
4Mx32
1M ×32× 4banks
A0 ~ A11
A0 ~ A7
BA0 , BA1
A8
4K
修订版1.2 /九月02
4
HY5DU283222F
引脚说明
CK , / CK
TYPE
输入
描述
时钟: CK和/ CK是差分时钟输入。所有地址和控制输入信号
采样CK和/ CK下降沿的正面边缘的交叉。产量
(读)数据为参考和CK / CK的交叉(交叉的两个方向) 。
时钟使能: CKE高激活,并且CKE低停用内部时钟信号,
装置的输入缓冲器和输出驱动器。以CKE LOW提供预充电电源
向下和自刷新操作(所有银行闲置) ,或ACTIVE POWER DOWN (行
在任何银行ACTIVE ) 。 CKE是同步的POWER DOWN进入和退出,自
刷新进入。 CKE是异步的自刷新退出,输出禁用。 CKE
必须保持高通量读取和写入访问。输入缓冲器,但不包括
CK , / CK和CKE是在断电禁用。输入缓冲器,但不包括CKE是
在自刷新无效。 CKE是SSTL_2输入,但会检测LVCMOS低
Vdd的后级被应用。
芯片选择:启用或禁用除CK , / CK , CKE , DQS和DM的所有输入。所有的COM
当CS注册的高要求主要屏蔽。 CS为外部银行的选择
系统与多家银行。 CS被认为是命令代码的一部分。
银行地址输入: BA0和BA1确定哪个银行的积极,读,写或PRE-
充电命令被应用。
地址输入:提供行地址为ACTIVE命令和列地址
和自动预充电位读/写命令,选择一个位置出来的
在各自的组存储器阵列。一个预充电命令到A8期间被采样
确定是否预充电适用于一家银行( A8 LOW)或所有银行( A8
HIGH ) 。如果只有一家银行被预充电,该行被选中BA0 , BA1 。该
地址输入也是一个模式寄存器设置命令时提供的操作码。 BA0
以及模式寄存器的模式寄存器设置命令时被加载BA1定义
(MRS或EMRS ) 。
输入命令: / RAS , / CAS和/ WE (连同/ CS )定义的命令是
输入。
输入数据掩码: DM (0 3)是一个输入掩码信号为写入数据。输入数据被屏蔽
当DM是在写访问采样以及输入数据高。 DM被采样
PLED在DQS的两边。虽然DM引脚的输入而已, DM负载匹配
DQ和DQS装载。 DM0对应于DQ0 -Q7的数据; DM1对应于
在DQ8 - Q15的数据; DM2对应于DQ16 - Q23中的数据; DM3对应于
在DQ24 - Q31的数据。
数据选通:输出与读出的数据,输入与写入数据。边缘与读取数据对齐,
集中在写入数据。用于捕获写数据。 DQS0对应于数据上
DQ0 -Q7 ; DQS1对应于DQ8 - Q15中的数据; DQS2对应于数据上
DQ16 - Q23 ; DQS3对应于DQ24 - Q31的数据
数据输入/输出引脚:数据总线
电源为内部电路和输入缓冲器。
电源的输出缓冲器,可抗噪性能。
参考电压输入端SSTL接口。
无连接。
CKE
输入
/ CS
输入
BA0 , BA1
输入
A0 ~ A11
输入
/ RAS , / CAS , / WE
输入
DM0 DM3
输入
DQS0 DQS3
I / O
DQ0 DQ31
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC
I / O
供应
供应
供应
NC
修订版1.2 /九月02
5
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