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512MB DDR SDRAM
HY5DU12822DF(P)
HY5DU121622DF(P)
这份文件是一个普通的产品说明,如有变更,恕不另行通知。海力士半导体公司不承担任何
负责使用说明电路。没有专利许可。
2007年修订版1.0 /月
1
1
HY5DU12822DF (P)/ HY5DU121622DF (P)的
修订历史
版本号
0.01
1.0
历史
第一个版本的内部审查
最终版发布
草案日期
2007年1月
2007年5月
备注
2007年修订版1.0 /月
2
1
HY5DU12822DF (P)/ HY5DU121622DF (P)的
描述
该HY5DU12822DF ( P)和HY5DU121622DF ( P)是536,870,912位CMOS双数据速率( DDR)同步
DRAM ,非常适合需要大存储密度和高带宽的主内存的应用程序。
这种现代512MB的DDR SDRAM提供了参考的上升沿和下降沿完全同步操作
时钟。而所有地址和控制输入被锁止在CK的上升沿(下降沿将/ CK的边缘) ,数据
数据选通信号和写数据掩码输入采样在它的上升沿和下降沿。数据路径是跨
应受流水线和2位预取,以达到非常高的带宽。所有的输入和输出电压电平是兼容的
与SSTL_2 。
特点
V
DD
, V
DDQ
= 2.3V
~ 2.7V
最大
(典型值2.5V操作+/- 0.2V为DDR266 , 333 )
V
DD
, V
DDQ
= 2.4V
~ 2.7V
最大
(典型值2.6V操作+ 0.1 / - 0.2V的DDR400 ,
为400Mbps /销产品和500Mbps的/销产品)
所有输入和输出都与SSTL_2兼容
接口
全差分时钟输入( CK , / CK )操作
双倍数据速率接口
源同步 - 交易数据对齐
双向数据选通( DQS )
X16器件有两个单字节宽数据选通信号( UDQS ,
LDQS )按每个X8 I / O
读取时的DQS边缘数据输出(边DQ)
在DQS数据输入中心的时候写(居中
DQ )
片上DLL对齐DQ和DQS转换与CK
过渡
DM掩模写入数据中的上升和下降
数据选通的边缘
所有的地址和控制输入,除了数据,数据
选通和数据锁存口罩的上升沿
时钟
可编程CAS延时2 / 2.5 ( DDR266 , 333 )
3/4 ( DDR400 , 400Mbps的/引脚产品
/销产品)支持500Mbps的
可编程的突发长度2/4/8既sequen-
TiAl合金与交错模式
内置4组操作与单脉冲
/ RAS
自动刷新和自刷新支持
t
RAS
锁定功能的支持
8192刷新周期/ 64ms的
60球FBGA封装类型
无铅( *符合RoHS)
订购信息
产品型号
HY5DU12822DF(P)-X*
HY5DU121622DFP-X*
CON组fi guration
64M ×8
32M ×16
60ball
FBGA
(无铅)
工作频率
GRADE
-D43
-J
-K
时钟速率
200MHz@CL3
133MHz@CL2
133MHz@CL2
100MHz@CL2
166MHz的@ CL2.5
& @ CL3
133MHz@CL2.5
133MHz@CL2.5
备注
DDR400B ( 3-3-3 )
DDR333 ( 2.5-3-3 )
DDR333 ( 3-3-3 )
DDR266A ( 2-3-3 )
DDR266B ( 2.5-3-3 )
* X表示速度等级
* ROHS (限制有害物质)
-H
2007年修订版1.0 /月
3
1
HY5DU12822DF (P)/ HY5DU121622DF (P)的
(X8)
1
2
3
7
8
9
(X16)
1
2
3
7
8
9
VSSQ
DQ7
VSS
A
VDD
DQ0
VDDQ
VSSQ
DQ15
VSS
A
VDD
DQ0
VDDQ
NC
VDDQ
DQ6
B
DQ1
VSSQ
NC
DQ14
VDDQ
DQ13
B
DQ2
VSSQ
DQ1
NC
VSSQ
DQ5
C
DQ2
VDDQ
NC
DQ12
VSSQ
DQ11
C
DQ4
VDDQ
DQ3
NC
VDDQ
DQ4
D
DQ3
VSSQ
NC
DQ10
VDDQ
DQ9
D
DQ6
VSSQ
DQ5
NC
VSSQ
的DQ
E
NC
VDDQ
NC
DQ8
VSSQ
UDQS
E
LDQS
VDDQ
DQ7
VREF
VSS
DM
F
NC
VDD
NC
VREF
VSS
UDM
F
LDM
VDD
NC
CK
CK
G
WE
CAS
CK
CK
G
WE
CAS
A12
CKE
H
RAS
CS
A12
CKE
H
RAS
CS
A11
A9
J
BA1
BA0
A11
A9
J
BA1
BA0
A8
A7
K
A0
A10/AP
A8
A7
K
A0
A10/AP
A6
A5
L
A2
A1
A6
A5
L
A2
A1
A4
VSS
M
VDD
A3
A4
VSS
M
VDD
A3
X8设备球模式
X16设备舞会模式
: B所有的E xistin克
:D EP OPU迟来B所有
[佛山R R指南唯一一句]
以P V IEW (S ee值通过前作P ackage球)
1
A
B
C
D
E
F
G
H
J
K
L
M
12.0m m
1.0m m
2
3
4
5
6
7
8
9
10 .0m m
0.8m m
B G A P ackage B P均attern
顶视图
行和列地址表
组织
行地址
列地址
银行地址
自动预充电标志
刷新
64Mx8
16M ×8× 4banks
A0 - A12
A0-A9, A11
BA0 , BA1
A10
8K
32Mx16
8M ×16× 4banks
A0 - A12
A0-A9
BA0 , BA1
A10
8K
2007年修订版1.0 /月
4
1
HY5DU12822DF (P)/ HY5DU121622DF (P)的
引脚说明
TYPE
描述
CK , / CK
输入
时钟: CK和/ CK是差分时钟输入。所有的地址和控制输入
信号进行采样的CK和负的正边缘的交叉
中/ CK边缘。输出(读取)数据为参考CK和/ CK的口岸
(两个交叉的方向) 。
时钟使能: CKE高激活,并且CKE低停用内部时钟显
的NAL和器件的输入缓冲器和输出驱动器。以CKE LOW提供
预充电电源关闭和自刷新操作(所有银行闲置) ,或
ACTIVE POWER DOWN (行积极参与任何银行) 。 CKE是同步的
POWER DOWN进入和退出,以及自刷新条目。 CKE是asynchro-
理性的自刷新退出,输出禁用。 CKE必须保持
在整个读取和写入访问高。输入缓冲器,但不包括CK , / CK
和CKE是在断电禁用。输入缓冲器,但不包括CKE是
在自刷新无效。 CKE是SSTL_2输入,而将检测LVC-
VDD后的MOS低电平被施加。
芯片选择:启用或禁用除CK , / CK , CKE , DQS和DM的所有输入。
当CS为高注册的所有命令被屏蔽。 CS提供了外部
在与多家银行系统,银行的选择。 CS被认为是部分
命令代码。
银行地址输入: BA0和BA1确定哪个银行的积极, READ ,
写或预充电命令被应用。
地址输入:提供行地址为ACTIVE命令和同事
UMN地址和自动预充电位读/写命令,选择
一个位置在各行的存储器阵列的。 A10采样
一个预充电命令时,确定是否在预充电适用于
一家银行( A10 LOW)或所有银行( A10 HIGH ) 。如果只有一个存储体是成为预
充电时,该银行被选中BA0 , BA1 。地址输入还提供了
一个模式寄存器设置命令时操作码。 BA0和BA1定义哪些
该模式寄存器设置命令时模式寄存器加载(MRS或
EMRS ) 。
输入命令: / RAS , / CAS和/ WE (连同/ CS )定义命令
被输入。
输入数据掩码: DM是输入掩码信号写入数据。输入数据是
在写入期间被屏蔽时DM采样以及输入数据高
访问。 DM进行采样DQS的两边。虽然DM引脚只能是输入,
在DM负荷相匹配的DQ和DQS装载。对于X16 , LDM corre-
sponds到DQ0 -Q7的数据; UDM对应于DQ8 - Q15中的数据。
数据选通:输出与读出的数据,输入与写入数据。与边缘对齐
读取的数据的,集中在写入数据。用于捕获写数据。对于X16 ,
LDQS对应于DQ0 -Q7的数据; UDQS对应于数据上
DQ8-Q15.
数据输入/输出引脚:数据总线
电源为内部电路和输入缓冲器。
电源的输出缓冲器,可抗噪性能。
参考电压输入端SSTL接口。
无连接。
5
CKE
输入
/ CS
输入
BA0 , BA1
输入
A0 ~ A12
输入
/ RAS , / CAS , /
WE
输入
DM
( LDM , UDM )
输入
的DQ
( LDQS , UDQS )
DQ
VDD / VSS
VDDQ / VSSQ
VREF
NC
2007年修订版1.0 /月
I / O
I / O
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供应
供应
NC
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