HY57V643220D （L / S ）， T（ P）系列
4Banks X 512K X 32位同步DRAM
文档标题
4Bank X 512K X 32位同步DRAM
修订历史
调整
号
0.1
0.2
0.3
最初的草案
初步去除
1.更新输出负载电容访问时间测量CL = 30pF的
在AC运行试验条件
2.更新引线的公差带和包装的描述
请在封装尺寸
历史
草案日期
五月。 2004年
2004年7月
2004年9月
备注
初步
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士不承担任何责任
使用电路的说明。没有专利许可。
修订版0.3 / 2004年9月
1
HY57V643220D （L / S ）， T（ P）系列
4Banks X 512K X 32位同步DRAM
描述
海力士HY57V643220D （L / S） T（ P）系列是67,108,864bit CMOS同步DRAM ，非常适合记忆
应用程序需要广泛的数据I / O和高带宽。 HY57V643220D （L / S ）T （P）的部分组织的4banks
524,228x32.
HY57V643220D （L / S ）T（ P），是提供参考时钟的正边缘完全同步操作。所有输入
和输出与所述输入时钟的上升沿同步。的数据通路内部流水线来实现
非常高的带宽。所有的输入和输出电压电平与LVTTL兼容。
可编程选项包括管道的长度的连续的读（ 2个读延迟或3） ，数量或写入
由一个单一的控制命令（ 1,2,4,8或整页突发长度）发起的周期，突发计数序列（ SE-
quential或交织） 。一阵正在进行读或写周期可以由突发终止终止命令或
可以通过一个新的脉冲串被中断并在替换的读或写命令中的任何周期。 （这个流水线设计是不是再
由“ 2N ”规则stricted ）
特点
电压： VDD ， VDDQ 3.3V电源电压
所有器件引脚与LVTTL接口兼容
JEDEC标准400mil 86pin TSOP- II具有0.5mm的
引脚间距
所有输入和输出参考的正边缘
系统时钟
由DQM 0 ，1，2和3的DQM数据屏蔽功能
国内四家银行的操作
自动刷新和自刷新
4096刷新周期/ 64ms的
可编程的突发长度和突发类型
- 1，2 ，4，8或全部页面为顺序突发
- 1，2 ，4或8对交错突发
可编程CAS延时; 2 ， 3个时钟
突发读取单一写操作
订购信息
产品型号
HY57V643220D(L/S)T(P)-45
HY57V643220D(L/S)T(P)-5
HY57V643220D(L/S)T(P)-55
HY57V643220D(L/S)T(P)-6
HY57V643220D(L/S)T(P)-7
记
1. HY57V643220DT （P）的
2. HY57V643220DLT （P）的
3. HY57V643220DST （P）的
4. HY57V643220D （L / S ）T
5. HY57V643220D （ L / S）的TP
时钟
频率
222MHz
200MHz
183MHz
166MHz
143MHz
组织
接口
包
4Banks X 512Kbits
x32
LVTTL
86pin TSOP -II
（无铅）
系列：普通功率
系列：低功耗
系列：超低功耗
系列：含铅
系列：无铅
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士不承担任何责任
使用电路的说明。没有专利许可。
修订版0.3 / 2004年9月
2
HY57V643220D （L / S ）， T（ P）系列
4Banks X 512K X 32位同步DRAM
86PIN TSOP II配置
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
NC
VDD
DQM0
/ WE
/ CAS
/ RAS
/ CS
NC
BA0
BA1
A10/AP
A0
A1
A2
DQM2
VDD
NC
DQ16
VSSQ
DQ17
DQ18
VDDQ
DQ19
DQ20
VSSQ
DQ21
DQ22
VDDQ
DQ23
VDD
1
2
3
86
85
84
20
21
22
86pin TSOP II
400mil X 875mil
0.5毫米引脚间距
67
66
65
41
42
43
46
45
44
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
NC
VSS
DQM1
NC
NC
CLK
CKE
A9
A8
A7
A6
A5
A4
A3
DQM3
VSS
NC
DQ31
VDDQ
DQ30
DQ29
VSSQ
DQ28
DQ27
VDDQ
DQ26
DQ25
VSSQ
DQ24
VSS
修订版0.3 / 2004年9月
3
HY57V643220D （L / S ）， T（ P）系列
4Banks X 512K X 32位同步DRAM
引脚功能描述
针
CLK
CKE
CS
BA0 ， BA1
A0 ~ A10
时钟
时钟使能
芯片选择
银行地址
地址
行地址选通，
列地址选通，
写使能
数据输入/输出面膜
数据输入/输出
电源/接地
数据输出功率/
地
无连接
引脚名称
描述
系统时钟输入。所有其它输入都被注册到
的SDRAM在CLK的上升沿。
控制内部时钟信号和去激活时， SDRAM的意志
跻身断电的国家之一，暂停或自刷新
启用或禁用除CLK ， CKE和DQM所有输入
选择银行RAS活动期间激活
CAS活动期间选择银行进行读/写
行地址： RA0 RA10 ，列地址： CA0 CA7
自动预充电标志： A10
RAS ， CAS和WE定义操作
请参阅功能真值表细节
控制输出缓冲器中读取模式和口罩输入数据的写入
模式
复用的数据输入/输出引脚
电源为内部电路和输入缓冲器
电源，输出缓冲器
无连接
RAS ， CAS ， WE
DQM0~3
DQ0 DQ31
VDD / VSS
VDDQ / VSSQ
NC
修订版0.3 / 2004年9月
4
HY57V643220D （L / S ）， T（ P）系列
4Banks X 512K X 32位同步DRAM
功能框图
达512Kbit X 4banks ×32 I / O的低功耗同步DRAM
自刷新
逻辑&计时器
内部行
计数器
CLK
CKE
状态机
行活动
512Kx32银行3
ROW
PRE
解码器
512Kx32银行2
512Kx32银行1
512Kx32银行0
DQ0
I / O缓冲器&逻辑
感测放大器& I / O门
X解码器
X解码器
X解码器
X解码器
CS
RAS
CAS
刷新
内存
CELL
ARRAY
列活动
WE
DQM0~3
COLUMN
PRE
解码器
DQ31
y解码器
BANK SELECT
列添加
计数器
A0
A1
地址缓冲器
地址
注册
BURST
计数器
A10
BA1
BA0
模式寄存器
CAS延迟
数据输出控制
管材生产线
控制
修订版0.3 / 2004年9月
5
QQ：2881677436 复制
