128Mb的同步DRAM的基础上2米x 4Bank x16的I / O
文档标题
4Bank X 2M X 16位同步DRAM
修订历史
版本号
1.0
1.1
第一个版本发布
1.更正引脚分配A12数控
历史
草案日期
2004年12月
2005年1月
备注
这份文件是一个普通的产品说明，如有变更，恕不另行通知。海力士不承担任何责任
使用电路的说明。没有专利许可。
修订版1.1 / 2005年1月
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同步DRAM内存的128Mbit （ 8Mx16bit ）
HY57V281620E （L ）， T（ P）系列
描述
海力士HY57V281620E （L ）T （ P）系列是134,217,728bit CMOS同步DRAM ，非常适合记忆
应用程序需要广泛的数据I / O和高带宽。 HY57V281620E （L ）， T（ P）系列组织为4banks
2,097,152 x 16.
HY57V281620E （L） T（ P），是提供参考时钟的正边缘完全同步操作。所有的输入和
输出与输入时钟的上升沿同步。的数据通路内部流水线来实现
非常高的带宽。所有的输入和输出电压电平与LVTTL兼容。
可编程选项包括管道的长度的连续的读（ 2个读延迟或3） ，数量或写入
由一个单一的控制命令（ 1,2,4,8或整页突发长度）发起的周期，突发计数序列（ SE-
quential或交织） 。一阵正在进行读或写周期可以由突发终止终止命令或
可以通过一个新的脉冲串被中断并在替换的读或写命令中的任何周期。 （这个流水线设计是不是再
由“ 2N ”规则stricted ）
特点
电压： VDD ， VDDQ 3.3V电源电压
所有器件引脚与LVTTL接口兼容
54引脚TSOPII （铅或无铅封装）
所有输入和输出参考的正边缘
系统时钟
通过UDQM ， LDQM数据屏蔽功能
国内四家银行的操作
突发读取单一写操作
可编程CAS延时; 2 ， 3个时钟
自动刷新和自刷新
4096刷新周期/ 64ms的
可编程的突发长度和突发类型
- 1，2 ，4，8或全部页面为顺序突发
- 1，2 ，4或8对交错突发
订购信息
产品型号
HY57V281620E(L)T(P)-5
HY57V281620E(L)T(P)-6
HY57V281620E(L)T(P)-7
HY57V281620E(L)T(P)-H
注意：
1.
2.
3.
4.
HY57V281620ET系列：普通电源，引线。
HY57V281620ELT系列：低功耗，含铅。
HY57V281620ETP系列：正常功耗，无铅。
HY57V281620ELTP系列：低功耗，无铅。
时钟频率
200MHz
166MHz
143MHz
133MHz
组织
接口
包
4Banks X 2Mbits X16
LVTTL
54引脚TSOPII
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同步DRAM内存的128Mbit （ 8Mx16bit ）
HY57V281620E （L ）， T（ P）系列
引脚分配
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
VDD
LDQM
/ WE
/ CAS
/ RAS
/ CS
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
VSS
NC
UDQM
CLK
CKE
NC
A11
A9
A8
A7
A6
A5
A4
VSS
54引脚TSOPII
400mil X 875mil
0.8毫米引脚间距
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同步DRAM内存的128Mbit （ 8Mx16bit ）
HY57V281620E （L ）， T（ P）系列
引脚说明
符号
TYPE
描述
系统时钟输入。所有其它输入被注册到SDRAM
在CLK的上升沿
控制内部时钟信号和去激活时， SDRAM的意志
跻身断电的国家之一，暂停或自刷新
启用或禁用除CLK ， CKE ， UDQM和LDQM所有输入
选择银行RAS活动期间激活
CAS活动期间选择银行进行读/写
行地址： RA0 RA11 ，列地址： CA0 CA8
自动预充电标志： A10
CLK
时钟
CKE
时钟使能
CS
芯片选择
BA0 ， BA1
银行地址
A0 ~ A11
地址
RAS ， CAS ， WE
行地址选通，
列地址选通，
写使能
RAS ， CAS和WE定义操作
请参阅功能真值表细节
UDQM ， LDQM
数据输入/输出面膜
控制输出缓冲器中读取模式和口罩输入数据的写入
模式
复用的数据输入/输出引脚
电源为内部电路和输入缓冲器
DQ0 DQ15
VDD / VSS
VDDQ / VSSQ
NC
数据输入/输出
电源/接地
数据输出电源/接地电源的输出缓冲器
无连接
无连接
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同步DRAM内存的128Mbit （ 8Mx16bit ）
HY57V281620E （L ）， T（ P）系列
功能框图
2Mbit的X 4banks ×16的I / O同步DRAM
自刷新
逻辑&计时器
内部行
计数器
CLK
CKE
状态机
2Mx16银行3
行活动
ROW
PRE
解码器
2Mx16银行2
2Mx16银行1
2Mx16银行0
DQ0
I / O缓冲器&逻辑
感测放大器& I / O门
X解码器
X解码器
X解码器
X解码器
CS
RAS
CAS
WE
U / LDQM
刷新
COLUMN
活跃
内存
CELL
ARRAY
COLUMN
PRE
解码器
DQ15
y解码器
BANK SELECT
列添加
计数器
A0
A1
地址缓冲器
地址
注册
BURST
计数器
A11
BA1
BA0
模式寄存器
CAS延迟
数据输出控制
管材生产线
控制
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