【HSP50415数据表2007年4月23日FN4559.6宽带可编程调制器（ WPM ）该HSP50】,IC型号HSP50415VI,HSP50415VI PDF资料,HSP50415VI经销商,ic,电子元器件-51电子网

HSP50415

数据表

2007年4月23日

FN4559.6

宽带可编程调制器

（ WPM ）

该HSP50415宽带可编程调制器（ WPM ）

是一个正交振幅调制器/上变频器设计

宽带数字调制。在WPM联合收割机

塑造和插滤池，一个复杂的调制器，定时

和运营商军士和双DAC的集成到一个软件包。

该HSP50415支持矢量调制，接受长达

16位在同相（I ）和正交（Q）样本，以产生

几乎所有的正交AM或PM调制格式。一

星座映射器和24个符号跨度插

整形滤波器提供了一种用于将输入的基带信号。收益

调整的整形FIR滤波器之后提供。定时误差

发生器在输入部分允许芯片上的定时NCO与

跟踪输入定时。

在WPM包括数字控制振荡器

（NCO）驱动的内插滤波器，它允许输入和

输出的采样速率有一个非整数或变量

关系。这种重采样功能简化网络连接的ES使用

采样率不具有谐波或整数频率

的关系，以输入数据速率和分离了载体

从DATACLK 。

一个复杂的正交调制器调制的基带

在可编程载波中心频率的数据。在WPM

提供数字输出无杂散动态范围（ SFDR ）

超过70分贝处的最大输出采样率

100MSPS ，输入采样率高达25MSPS 。

X / SIN （ X）衰减补偿滤波提供。实

14位数字输出数据是可用的前12位DAC

提供20mA满量程输出电流。

特点

输出采样率。。。。。。。。。。。。。。。。。。至100MSPS

输入数据速率。。。。。。。。。。。。。。。。高达25MSPS （ I / Q）

32位可编程载波NCO

X / SIN （ X）滚降补偿

可编程的I和Q整形FIR滤波器：

- 最多24个符号跨度

固定或NCO控制插值：

- 插值范围。。。。。。。。。。。。。。。。。。。 4 >128k

- 数字PLL锁定到输入符号时钟

数字信号处理有能力>70分贝的SFDR

双12位D / A处理有能力>50分贝的SFDR

无铅加退火有（符合RoHS ）

应用

宽带数字调制

基站调制器

HSP50415EVAL1评估板可用

订购信息

产品型号

HSP50415VI

HSP50415VIZ （注）

HSP50415EVAL1

最热

HSP50415VI

HSP50415VIZ

评估板

温度范围（ ℃）

-40至+85

包

100 Ld的MQFP

100 Ld的MQFP （无铅）

PKG 。 DWG ＃

Q100.14x20

注： Intersil无铅加退火产品采用特殊的无铅材料制成，模塑料/晶片的附属材料和100 ％雾锡板

终止完成，这是符合RoHS标准，既锡铅和无铅焊接操作兼容。 Intersil无铅产品MSL

分类，可达到或超过IPC / JEDEC J STD- 020对无铅要求的无铅峰值回流温度。

注意：这些器件对静电放电敏感;遵循正确的IC处理程序。

1-888- INTERSIL或1-888-468-3774

Intersil公司（和设计）是Intersil Americas Inc.公司的注册商标。

提及的所有其他商标均为其各自所有者的财产。

HSP50415

引脚

HSP50415

（ 100 LD MQFP ）

顶视图

DATACLK

DIN0

DIN1

DIN2

DIN3

GND

DIN4

VDD

DIN5

DIN6

DIN7

DIN8

DIN9

DIN10

DIN11

DIN12

GND

VDD

DIN13

DIN14

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

CDATA0

CDATA1

CDATA2

VDD

CDATA3

CDATA4

GND

CDATA5

CDATA6

CDATA7

GND

ADDR0

ADDR1

ADDR2

REFCLK

2XSYMCLK

INTREQ

VDD

RESET

CLK

GND

DVDD

DGND

PLLRC

保护地

PVDD

DIN15

ISTRB

TXEN

LOCKDET

FOVRFL

FEMPTY

FFULL

GND

SYSCLK/2

IOUT13

VDD

IOUT12

IOUT11

IOUT10

IOUT9

IOUT8

GND

IOUT7

IOUT6

VDD

IOUT5

IOUT4

IOUT3

IOUT2

IOUT1

IOUT0

GND

VDD

RESV

HSP50415

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

DVDD

DGND

QOUTB

QOUTA

AGND

AVDD

QCOMP1

QCOMP2

REFLO

AGND

REFIO

FSADJ

ICOMP2

AVDD

ICOMP1

IOUTA

IOUTB

AGND

RESV

框图

W / R

控制

μP

接口

支架

军士

COS

数据

接口/

FIFO

CONST

地图

整形/

插

过滤器

罪

SIN（ X）

12-BIT

DAC

数字输出

我出来

数据

复

混频器

DATACLK

整形/

插

过滤器

SIN（ X）

12-BIT

DAC

Q了

2XSYMCLK

REFCLK

符号NCO /

数字PLL

CLK乘法器

模拟PLL

CLK

FN4559.6

2007年4月23日

功能框图

RESET

ADDR<2 ： 0>

CDATA<7 ： 0>

INTREQ

μP

接口

支架

军士

×2 ， 4 ， 8 ， 16我收获

插

X2 TO > 8192

插

滤波器

绕行

我收获

COS

罪

SIN（ X）

绕行

Q增益Q OFFSET

我OFFSET

12-BIT

DAC

IOUT<13 ： 0>

IOUTA

IOUTB

ICOMP1

ICOMP2

QCOMP2

QCOMP1

FN4559.6

2007年4月23日

DIN<15 ： 0>

ISTRB

DATACLK

TXEN

FEMPT

FOVRFL

FFULL

CONST 。

地图

FIR

绕行

Q增益

半带

绕行

复

混频器

数据

接口/

FIFO

HSP50415

FIR

绕行

2XSYMCLK

绕行

半带

绕行

插

滤波器

绕行

SIN（ X）

绕行

12-BIT

DAC

QOUTA

QOUTB

系统时钟

LOCKDET

REFCLK

相FREQ 。

错误检测

环路滤波器

符号NCO

LOCK

探测器

CLK分频器

1, 2, 4, 8

相

频率

探测器

电荷泵

PLLRC

REFLO

REFIO

FSADJ

SYSCLK/2

电压参考

系统时钟

CLK乘法器

X 1, 2, 4, 8, 16, 32

（ VCO分频器）

APLL

选择器

绕行

电压

控制

振荡器

CLK

HSP50415

引脚说明

名字

VDD

GND

DVDD

DGND

AVDD

AGND

PVDD

保护地

PLLRC

CLK

SYSCLK/2

2XSYMCLK

REFCLK

DIN<15 ： 0>

DATACLK

TXEN

ISTRB

CDATA<7 ： 0>

ADDR<2 ： 0>

INTREQ

RESET

IOUT<13 ： 0>

QOUT<13 ： 0>

FEMPT ，

FOVRFL ，

FFULL

LOCKDET

IOUTA ，

QOUTA

IOUTB ，

QOUTB

TYPE

I / O

数字电源。

数字地。

DAC数字电源。

DAC数字地。

DAC模拟电源。

DAC模拟地。

PLL模拟电源。

PLL模拟地。

PLL环路滤波器提供用于代替晶体振荡器的添加成本较低的RC组件。该

该引脚的推荐值详见“系统CLK代”部分。

系统和APLL时不使用，否则它是参照APLL DAC的时钟输入。

采样时钟除以二。所有数字输出数据和状态引脚是从该时钟输出。的极性

SYSCLK / 2可通过寄存器2位- 3进行编程。

三态符号NCO时钟输出乘以2。 2XSYMCLK的极性可以通过编程

寄存器2位15 。

外部数字PLL的参考时钟输入。

数据总线。该DIN<15 ： 0>总线负载的输入数据。

异步数据时钟DIN<15 ： 0> 。

DIN<15 ： 0>可任意选通与TXEN脚（突发模式）或输入自由运行的代网络由寄存器定义2

位18-17 。 TXEN的极性可以通过寄存器2位- 5进行编程。

数据采样输入作为后来我Q串行与ISTRB引脚主动配合我的样品。 ISTRB的极性可

通过寄存器2位- 4进行编程。

μP

双向数据总线。该CDATA<7 ： 0>数据总线用于加载配置数据和样品

矢量调制。 CDATA7是MSB。

μP

读控制输入。

μP

写选通输入。

芯片使能输入。

μP

地址总线。该ADDR<2 ： 0>总线用于寻址适当的寄存器用于装载CON组fi guration数据

和样本矢量调制。 ADDR2是MSB。

三态高电平输出中断请求。该INTREQ输出经由寄存器2位8启用。注册9

位6-0启用INTREQ个别事件。

当RESET输入有效（驱动为低电平），所有处理暂停和WPM复位。软件复位也

可通过寄存器10

三稳态同相输出样本。 IOUT<13 ： 0>输出通过寄存器2位7启用。

三稳态正交输出样本。 QOUT<13 ： 0>输出通过寄存器2位6启用。该QOUT<13 ： 0>

输出是不可用的MQFP封装。

三态状态标志FIFO水平监测。这些输出是通过寄存器2位13-11启用。 FIFO

状态阈值和控制是通过寄存器2位23-16配置。

数字PLL的三态状态标志。这可以被用来产生经由INTREQ一个中断请求。

该LOCKDET输出经由寄存器2的位10使能。

该装置的电流输出。当所有的输入位被设置为二进制的1满刻度输出电流来实现的。

设备的互补电流输出。满量程输出电流的互补输出实现

当所有的输入位被设置为二进制的0 。

描述

FN4559.6

2007年4月23日

HSP50415

引脚说明

名字

ICOMP1,

QCOMP1

TYPE

（续）

描述

补偿引脚用于降低带宽/噪音的使用。每个引脚应单独去耦至AVDD与

一个0.1μF的电容。为了最大限度地减少串扰，该部分的目的是使这些引脚必须在外部连接，

理想情况下，直接在设备的包装下。这些引脚上的电压被用于驱动PMOS的栅极

设备构成电流单元。仅ICOMP1引脚被驱动，因此QCOMP1需要是

连接到ICOMP1 ，而是单独去耦以减少串扰。

补偿引脚内部偏置电压的产生。每个引脚应单独去耦至AGND与0.1μF

电容。在这些引脚上产生的电压代表用于供应2.0V标称电源电压

开关驱动器。这种布置有助于时钟馈通最小化到当前单元晶体管，用于减少

突波能量和改善频谱性能。

参考低选择。如果启用了内部参考时，此引脚用作精密接地参考

点内部电压参考电路，因此需要有模拟地连接良好

使内部参考电压为1.2V 。要禁用内部基准电压电路该引脚应连接到AVDD 。

参考电压输入，如果禁用内部基准。如果启用了内部基准参考电压输出。利用

当启用内部参考0.1μF盖到地面。

满量程电流调节。用一个电阻到地，调整满量程输出电流。满量程输出电流=

32× V

FSADJ

SET

。其中，V

FSADJ

在这个引脚上的电压。 V

FSADJ

跟踪在REFIO引脚上的电压;哪

一般是1.2V ，如果内部参考使用。

无连接。引脚可以连接到GND ， AGND ， DGND或向左浮动。

ICOMP2,

QCOMP2

REFLO

REFIO

FSADJ

RESV

功能说明

该HSP50415是宽带可编程调制器

在接受可编程输入正交数据流

高达25MSPS （ QPSK ）的符号率和输出

在网络连接最终采样率调制正交数据流

高达100MHz 。可允许的码元速率依赖于

选（ QPSK，16QAM等），调制类型。输入

数据格式是相对于该比特并行操作，但连续带

对于I和Q样本，并且可以被输入在一个

常量符号速率或以不同的速率破灭。该

HSP50415可符号映射每一个用户的输入数据流

可编程查询表从而使任何标准

得到支持。所映射的符号进行插补到

该音响纳尔采样率和低通过滤的网络连接，以限制所述

信号的频谱占用。在网络连接第一个阶段滤波器

系数是用户可编程的，随后滤波器

阶段有固定的科幻系数。该HSP50415然后

调制符号数据在网络最终采样率到

载波信号，该信号可调谐从0.023Hz - 50MHz的（为一个

为100MHz的网络最终的采样率）产生正交信号。

然后该信号可以是任选的X / SIN（ X）的网络连接进行滤波，以

补偿SIN （ X） / X滚降的DAC 。要纠正

对于系统（或DAC诱导）之间的增益失衡

在同相和正交信号有一个最终的增益

校正阶段之前的输出。最后的中间体

频（IF ）的数字输出可以被转换为差分

通过板载12位DAC和模拟信号可能

任选端出作为14位的数字数据。 100引脚

MQFP包提供了一个真正的数字输出在1/2决赛

采样率。

系统生成的CLK

该HSP50415接收的I和Q输入数据串行地以两倍于

输入符号率。该数据被转换成并行

以符号速率由前端正交数据流

数据输入模块。这个数据流被上采样到的网络连接纳尔

设备（ FSOUT ）的输出采样率。此输出示例

率（ 100MHz时的最大速率）用于时钟的最后阶段

数字逻辑和双12位DAC和可

外部提供在CLK引脚或者可以通过一个生成

内部模拟锁相环（ APLL ）。当启用时， APLL使用

CLK引脚为基准，并提供了一个可选择的CLK

乘数的X2，X4 ， X8 ， X16或X32或/ CLK 2分， / 4或/ 8 。

需要一个外部环路滤波器，以在PLLRC供给。该

推荐的配置示于图1中，所建议的

元件值计算如下：

用户输入方式：

APLLclkdivider编程= APLL CLK分频器输入

APLLvcodivider = APLL VCO分频器输入编程

FCLK = CLK频率输入

FSCALE =环路带宽除数输入

PM =环路的相位裕量输入（度）

组件的计算公式：

C1=(Fvcogain*Icp)/(wo*wo*sqrt(kk))

C2=kk*C1

R1=1/sqrt(Fvcogain*Icp*C1*sqrt(C2/C1))

其中：

Fvcogain=231000000/APLLvcodivider

Icp=0.000353

kk=(1+(sin(Pm*pi/180)))/(1-(sin(Pm*pi/180)))

wo=2*pi*((Fclk/APLLclkdivider)/Fscale)

FN4559.6

2007年4月23日

HSP50415

数据表

2000年3月

网络文件编号

4559.5

宽带可编程调制器

（ WPM ）

该HSP50415宽带可编程调制器（ WPM ）

是一个正交振幅调制器/上变频器设计

宽带数字调制。在WPM联合收割机

塑造和插滤池，一个复杂的调制器，定时

和运营商军士和双DAC的集成到一个软件包。

该HSP50415支持矢量调制，接受长达

16位在同相（I ）和正交（Q）样本，以产生

几乎所有的正交AM或PM调制格式。一

星座映射器和24个符号跨度插

整形滤波器提供了一种用于将输入的基带信号。收益

调整的整形FIR滤波器之后提供。时序

在输入部分误差发生器允许芯片上的定时

NCO的跟踪输入定时。

在WPM包括数字控制振荡器

（NCO）驱动的内插滤波器，它允许输入和

输出的采样速率有一个非整数或变量

关系。这种重采样功能简化网络连接的ES使用

采样率不具有谐波或整数频率

的关系，以输入数据速率和分离了载体

从DATACLK 。

一个复杂的正交调制器调制的基带

在可编程载波中心频率的数据。该

WPM提供了数字输出的无杂散动态范围

（SFDR ）超过70分贝在最大输出样本

率100MSPS的，对于输入采样率高达

25MSPS 。 X / SIN （ X）衰减补偿滤波

提供的。真正的14位数字输出数据可用之前

12位DAC ，提供20mA满量程输出电流。

特点

输出采样率。。。。。。。。。。。。。。。。。。至100MSPS

输入数据速率。。。。。。。。。。。。。。。。高达25MSPS （ I / Q）

32位可编程载波NCO

X / SIN （ X）滚降补偿

可编程的I和Q整形FIR滤波器：

- 最多24个符号跨度

固定或NCO控制插值：

- 插值范围。。。。。。。。。。。。。。。。。。 4 ，以> 128K

- 数字PLL锁定到输入符号时钟

数字信号处理有能力>70分贝的SFDR

双12位D / A处理能力>50分贝SFDR

应用

宽带数字调制

基站调制器

HSP50415EVAL1评估板可用

订购信息

部分

数

HSP50415VI

温度

RANGE （

-40到85

包

100 Ld的MQFP

PKG 。 NO

Q100.14x20

HSP50415EVAL1评估CCA ，开发S / W ，与用户

手册

框图

W / R

控制

接口

支架

军士

COS

罪

SIN（ X）

12-BIT

DAC

数字输出

我出来

数据

接口/

FIFO

CONST

地图

整形/

插

过滤器

复

混频器

DATACLK

整形/

插

过滤器

SIN（ X）

12-BIT

DAC

Q了

2XSYMCLK

REFCLK

符号NCO /

数字PLL

CLK乘法器

模拟PLL

CLK

4-1

注意：这些器件对静电放电敏感;遵循正确的IC处理程序。

1-888- INTERSIL或321-724-7143

Intersil的设计是Intersil Corporation的注册商标。

版权

Intersil公司2000

功能框图

RESET

ADDR<2 ： 0>

CDATA<7 ： 0>

INTREQ

接口

支架

军士

×2 ， 4 ， 8 ， 16我收获

插

X2 TO > 8192

插

滤波器

FIR

绕行

Q增益

半带

绕行

我收获

COS

罪

SIN（ X）

绕行

Q增益Q OFFSET

我OFFSET

12-BIT

DAC

4-2

IOUT<13 ： 0>

IOUTA

IOUTB

ICOMP1

ICOMP2

QCOMP2

QCOMP1

DIN<15 ： 0>

ISTRB

DATACLK

TXEN

FEMPT

FOVRFL

FFULL

CONST 。

地图

复

混频器

数据

接口/

FIFO

HSP50415

FIR

绕行

2XSYMCLK

绕行

半带

绕行

插

滤波器

SIN（ X）

绕行

12-BIT

DAC

QOUTA

QOUTB

绕行

系统时钟

LOCKDET

REFCLK

相FREQ 。

错误检测

环路滤波器

符号NCO

LOCK

探测器

CLK分频器

1, 2, 4, 8

相

频率

探测器

电荷泵

PLLRC

REFLO

REFIO

FSADJ

SYSCLK/2

电压参考

系统时钟

CLK乘法器

X 1, 2, 4, 8, 16, 32

（ VCO分频器）

APLL

选择器

绕行

电压

控制

振荡器

CLK

HSP50415

引脚

100引脚MQFP

顶视图

100

99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81

CDATA0

CDATA1

CDATA2

VDD

CDATA3

CDATA4

GND

CDATA5

CDATA6

CDATA7

GND

ADDR0

ADDR1

ADDR2

REFCLK

2XSYMCLK

INTREQ

VDD

RESET

CLK

GND

DVDD

DGND

PLLRC

保护地

PVDD

DIN15

ISTRB

TXEN

LOCKDET

FOVRFL

FEMPTY

FFULL

GND

SYSCLK/2

IOUT13

VDD

IOUT12

IOUT11

IOUT10

IOUT9

IOUT8

GND

IOUT7

IOUT6

VDD

IOUT5

IOUT4

IOUT3

IOUT2

IOUT1

IOUT0

GND

VDD

RESV

4-3

DVDD

DGND

QOUTB

QOUTA

AGND

AVDD

QCOMP1

QCOMP2

REFLO

AGND

REFIO

FSADJ

ICOMP2

AVDD

ICOMP1

IOUTA

IOUTB

AGND

RESV

DATACLK

DIN0

DIN1

DIN2

DIN3

GND

DIN4

VDD

DIN5

DIN6

DIN7

DIN8

DIN9

DIN10

DIN11

DIN12

GND

VDD

DIN13

DIN14

HSP50415

31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

HSP50415

引脚说明

名字

VDD

GND

DVDD

DGND

AVDD

AGND

PVDD

保护地

PLLRC

CLK

SYSCLK/2

2XSYMCLK

REFCLK

DIN<15 ： 0>

DATACLK

TXEN

ISTRB

CDATA<7 ： 0>

ADDR<2 ： 0>

INTREQ

RESET

IOUT<13 ： 0>

QOUT<13 ： 0>

FEMPT ，

FOVRFL ，

FFULL

LOCKDET

IOUTA ，

QOUTA

IOUTB ，

QOUTB

TYPE

I / O

数字电源。

数字地。

DAC数字电源。

DAC数字地。

DAC模拟电源。

DAC模拟地。

PLL模拟电源。

PLL模拟地。

PLL环路滤波器提供用于代替晶体振荡器的添加成本较低的RC组件。该

该引脚的推荐值详见“系统CLK代”部分。

系统和APLL时不使用，否则它是参照APLL DAC的时钟输入。

采样时钟除以二。所有数字输出数据和状态引脚是从该时钟输出。的极性

SYSCLK / 2可通过寄存器2位- 3进行编程。

三态符号NCO时钟输出乘以2。 2XSYMCLK的极性可以通过编程

寄存器2位15 。

外部数字PLL的参考时钟输入。

数据总线。该DIN<15 ： 0>总线负载的输入数据。

异步数据时钟DIN<15 ： 0> 。

DIN<15 ： 0>可任意选通与TXEN脚（突发模式）或输入自由运行的代网络由寄存器定义2

位18-17 。 TXEN的极性可以通过寄存器2位- 5进行编程。

数据采样输入作为后来我Q串行与ISTRB引脚主动配合我的样品。 ISTRB的极性可

通过寄存器2位- 4进行编程。

双向数据总线。该CDATA<7 ： 0>数据总线用于加载CON组fi guration数据和样本矢量

调制。 CDATA7是MSB。

读控制输入。

写选通输入。

芯片使能输入。

地址总线。该ADDR<2 ： 0>总线用于寻址适当的寄存器用于装载CON组fi guration数据

和样本矢量调制。 ADDR2是MSB。

三态高电平输出中断请求。该INTREQ输出经由寄存器2位8启用。注册9位

6-0启用INTREQ个别事件。

当RESET输入有效（驱动为低电平），所有处理暂停和WPM复位。软件复位也

可通过寄存器10

三态同相输出样本。 IOUT<13 ： 0>输出通过寄存器2位7启用。

三态正交输出样本。 QOUT<13 ： 0>输出通过寄存器2位6启用。该QOUT<13 ： 0>

输出是不可用的MQFP封装。

三态状态标志FIFO水平监测。这些输出是通过寄存器2位13-11启用。 FIFO状态

阈值和控制是网络骗子通过寄存器2位23-16 gured 。

数字PLL的三态状态标志。这可以被用来产生经由INTREQ一个中断请求。

该LOCKDET输出经由寄存器2的位10使能。

该装置的电流输出。当所有的输入位被设置为二进制的1满刻度输出电流来实现的。

设备的互补电流输出。满量程输出电流的互补输出实现

当所有的输入位被设置为二进制的0 。

描述

4-4

HSP50415

引脚说明

名字

ICOMP1,

QCOMP1

TYPE

（续）

描述

补偿引脚用于降低带宽/噪音的使用。每个引脚应单独去耦至AVDD与

一个0.1μF的电容。为了最大限度地减少串扰，该部分的目的是使这些引脚必须在外部连接，

理想情况下，直接在设备的包装下。这些引脚上的电压被用于驱动PMOS的栅极

设备构成电流单元。仅ICOMP1引脚被驱动，因此QCOMP1需要是

连接到ICOMP1 ，而是单独去耦以减少串扰。

补偿引脚内部偏置电压的产生。每个引脚应单独去耦至AGND与0.1μF

电容。在这些引脚上产生的电压代表用于供应2.0V标称电源电压

开关驱动器。这种布置有助于时钟馈通最小化到当前单元晶体管，用于减少

突波能量和改善频谱性能。

参考低选择。如果启用了内部参考时，此引脚用作精密接地参考

点内部电压参考电路，因此需要有模拟地连接良好

使内部参考电压为1.2V 。要禁用内部基准电压电路该引脚应连接到AVDD 。

参考电压输入，如果禁用内部基准。如果启用了内部基准参考电压输出。利用

当启用内部参考0.1μF盖到地面。

满量程电流调节。用一个电阻到地，调整满量程输出电流。满量程输出电流=

32× V

FSADJ

SET

。其中，V

FSADJ

在这个引脚上的电压。 V

FSADJ

跟踪在REFIO引脚上的电压;哪

一般是1.2V ，如果内部参考使用。

无连接。引脚可以连接到GND ， AGND ， DGND或向左浮动。

ICOMP2,

QCOMP2

REFLO

REFIO

FSADJ

RESV

功能说明

该HSP50415是宽带可编程调制器

在接受可编程输入正交数据流

高达25MSPS （ QPSK ）的符号率和输出

在网络连接最终采样率调制正交数据流

高达100MHz 。可允许的码元速率依赖于

选（ QPSK，16QAM等），调制类型。输入

数据格式是相对于该比特并行操作，但连续带

对于I和Q样本，并且可以被输入在一个

常量符号速率或以不同的速率破灭。该

HSP50415可符号映射每一个用户的输入数据流

可编程查询表从而使任何标准

得到支持。所映射的符号进行插补到

该音响纳尔采样率和低通过滤的网络连接，以限制所述

信号的频谱占用。在网络连接第一个阶段滤波器

系数是用户可编程的，随后滤波器

阶段有固定的科幻系数。该HSP50415然后

调制符号数据在网络最终采样率到

载波信号，该信号可调谐从0.023Hz - 50MHz的（为一个

为100MHz的网络最终的采样率）产生正交信号。

然后该信号可以是任选的X / SIN（ X）的网络连接进行滤波，以

补偿SIN （ X） / X滚降的DAC 。要纠正

系统（ DAC或诱发）的在这两者之间收益的失衡

相和正交信号有一个音响纳尔增益校正

阶段之前的输出。该网络最终中频

（ IF）的数字输出可以被转换为差分模拟

通过板载12位DAC或信号可任选

带出的14位的数字数据。 100引脚MQFP

包提供了一个真正的数字输出1/2的网络最终样本

率。

系统生成的CLK

该HSP50415接收的I和Q输入数据串行地以两倍

输入符号率。该数据被转换成并行

以符号速率由前端正交数据流

数据输入模块。这个数据流被上采样到的网络连接纳尔

设备（ FSOUT ）的输出采样率。此输出示例

率（ 100MHz时的最大速率）用于时钟的最后

数字逻辑级和双12位DAC和可

在外部设置在CLK引脚或可以产生

通过内部模拟PLL （ APLL ）。当启用时， APLL

使用CLK引脚为基准，并提供了一个可选择的

的X2，X4 ， X8 ， X16或X32或/ 2分CLK CLK乘法器，

/ 4或/ 8 。

需要一个外部环路滤波器以PLLRC提供。

该建议CON组fi guration示于图1中，用

计算所建议的元件值：

用户输入方式：

APLLclkdivider编程= APLL CLK分频器输入

APLLvcodivider = APLL VCO分频器输入编程

FCLK = CLK频率输入

FSCALE =环路带宽除数输入

PM =环路的相位裕量输入（度）

组件的计算公式：

C1=(Fvcogain*Icp)/(wo*wo*sqrt(kk))

C2=kk*C1

R1=1/sqrt(Fvcogain*Icp*C1*sqrt(C2/C1))

其中：

Fvcogain=231000000/APLLvcodivider

Icp=0.000353

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