HSP48410
数据表
1999年5月
网络文件编号
3185.2
Histogrammer /累积缓冲区
Intersil的HSP48410是84领先Histogrammer IC
用于在图像和信号分析使用。板上
内存CON连接gured为1024 ×24阵列。这相当于
10比特的像素分辨率和4k的X 4k的图像尺寸与
没有可能溢流的。
除了柱状图中， HSP48410可以生成
和存储所述累积分布函数中使用
直方图均衡化应用。其他功能
在HSP48410包括：宾积累，查找表，
24位内存延迟和时延和减法模式。
闪光灯明确引脚可在所有操作模式和
执行对内部的所有位置一个周期复位
存储器阵列和所有的内部数据通路。
该HSP48410包括一个完全异步接口
它提供了一个装置，用于与主机通信，
如一个微处理器。该接口包括专用
读/写标签和一个地址端口这是
异步系统时钟。这使得随机
分析访问直方图存储器阵列或
调节所存储的数据。
特点
10位像素数据
4K X 4K外形尺寸
异步闪存清除引脚
单周期内存清除
完全异步的16或24位主机接口
生成并存储累积分布函数
查找表模式
1024 ×24位的内存延迟
24位三态I / O总线
DC至40MHz的时钟速率
应用
柱状图
直方图均衡化
图像和信号分析
- 图像增强
RGB视频延迟线
订购信息
产品型号
HSP48410JC-33
HSP48410JC-40
HSP48410GC-33
HSP48410GC-40
温度。
RANGE （
o
C)
0到70
0到70
0到70
0到70
包
84 Ld的PLCC
84 Ld的PLCC
84 Ld的PGA
84 Ld的PGA
PKG 。
号
N84.1.15
N84.1.15
G84.A
G84.A
框图
24
24
直方图
内存
ARRAY
MUX
24
数据
IN
数据
OUT
24
加法器
DIO0-23
DIO
Interace
DIN0-23
PIN0-9
10
地址
发电机
10
地址
IOADD0-9
10
1
注意：这些器件对静电放电敏感;遵循正确的IC处理程序。
http://www.intersil.com或407-727-9207 |版权所有 Intersil公司1999年公司
HSP48410
引脚配置
84 PGA
顶视图
11
DIN8
DIN10
DIN11
DIN13
DIN16
DIN17
DIN19
DIN22
DIO23
DIO22
DIO19
10
DIN5
DIN7
DIN9
DIN12
DIN15
DIN21
DIN20
DIN23
DIO21
DIO20
DIO17
9
DIN4
DIN6
DIN14
GND
DIN18
DIO18
DIO16
8
DIN2
DIN3
DIO15
DIO14
7
PIN9
DIN0
GND
DIO10
DIO12
DIO11
6
V
CC
PIN8
DIN1
CLK
DIO9
DIO8
DIO13
5
PIN7
PIN6
DIO6
DIO7
GND
4
PIN5
PIN4
DIO4
DIO5
3
PIN3
PIN1
FCT0
IOADD9 IOADD8
DIO1
DIO3
2
PIN2
FC
RD
FCT2
WR
UWS
IOADD6 IOADD3 IOADD0
DIO0
DIO2
1
PIN “ A1”
ID
PIN0
A
开始
B
LD
C
FCT1
D
GND
E
IOADD5 IOADD7 IOADD4 IOADD
F
G
H
J
IOADD1
K
V
CC
L
84 PGA
底部视图
DIO19
DIO22
DIO23
DIN22
DIN19
DIN17
DIN16
DIN13
DIN11
DIN10
DIN8
11
DIO17
DIO20
DIO21
DIN23
DIN20
DIN21
DIN15
DIN12
DIN9
DIN7
DIN5
10
DIO16
DIO18
DIN18
GND
DIN14
DIN6
DIN4
9
DIO14
DIO15
DIN3
DIN2
8
DIO11
DIO12
DIO10
GND
DIN0
PIN9
7
DIO13
DIO8
DIO9
CLK
DIN1
V
CC
PIN8
6
GND
DIO7
DIO6
PIN6
PIN7
5
DIO5
DIO4
PIN4
PIN5
4
DIO3
DIO1
IOADD8 IOADD9
FCT0
PIN1
PIN3
3
DIO2
V
CC
A
DIO0
IOADD0 IOADD3 IOADD6
UWS
WR
FCT2
RD
FC
PIN2
2
IOADD1 IOADD2 IOADD4 IOADD7 IOADD5
B
C
D
E
F
GND
G
FCT1
H
LD
J
开始
K
PIN0
L
1
2
HSP48410
引脚配置
（续）
84引脚PLCC
PIN0
PIN1
PIN2
PIN3
PIN4
PIN5
PIN6
PIN7
PIN8
V
CC
CLK
GND
PIN9
DIN0
DIN1
DIN2
DIN3
DIN4
DIN5
DIN6
DIN7
11 10 9 8 7 6 5 4 3 2 1 84 83 82 81 80 79 78 77 76 75
FC
RD
开始
LD
FCT2
FCT1
FCT0
WR
GND
UWS
IOADD9
IOADD8
IOADD7
IOADD6
IOADD5
IOADD4
IOADD3
IOADD2
IOADD1
IOADD0
V
CC
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53
DIO0
DIO1
DIO2
DIO3
DIO4
DIO5
DIO6
DIO7
GND
DIO8
DIO9
DIO10
DIO11
DIO12
DIO13
DIO14
DIO15
DIO16
DIO17
DIO18
DIO19
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
DIN8
DIN9
DIN10
DIN11
DIN12
DIN13
DIN14
DIN15
DIN16
DIN17
GND
DIN18
DIN19
DIN20
DIN21
DIN22
DIN23
DIO23
DIO22
DIO21
DIO20
3
HSP48410
引脚说明
名字
CLK
PLCC PIN
1
TYPE
I
描述
时钟输入。该输入具有对芯片的功能没有影响，当芯片被编程
以异步模式。表示为同步的所有信号都指定自己的时间
参照该信号。
像素输入。这个输入总线由时钟的上升沿进行采样。它提供了片上RAM
在直方图，累积斌和LUT （写入）模式的地址值。在Asynchro-
理性模式是未使用的。
加载销被用来加载FCT0-2位到FCT寄存器。 （见下文） 。
这三个引脚被解码，以确定操作的芯片的模式。信号
由LD的上升沿被采样和后的LD的上升沿生效。自从
加载该功能是异步到CLK ，有必要禁用启动销能很好地协同
荷兰国际集团加载和启用至少启动1 CLK周期下的LD脉冲。
该引脚通知片上电路，该电路的时钟周期将开始和/或停止当前模式
的操作。因此，该模式是异步选择（经由LD）的，但同步
启动和停止。此输入由CLK的上升沿进行采样。实际功能
该输入取决于所选择的模式。 START必须始终高举（禁用）
改变模式的时候。这将提供一个平滑的过渡从一个模式到下一个由
允许部分重新配置自己的新模式开始之前。 START为高电平时，
LUT （读）模式被激活，除了延迟和延迟，并减去模式。
闪存清除。该输入提供了一个完全异步信号，从而有效地将重置所有的位
在RAM阵列和所述输入和输出数据路径至零。
数据输入总线。在滨厚积薄发， LUT ，延迟和数据提供给Histogrammer
延迟和减法模式。同步的CLK 。
异步数据总线。提供了在预处理的微处理器RAM访问
存储器阵列和读出先前操作的结果。可配置为24
或16位总线。
RAM地址在异步模式下。采样WR或RD的下降沿。
上字选择。在16位异步模式下，一个在这个引脚表示的内容
DIO0-7作为是或缩小Histogrammer的上部8位的数据。零手段
该DIO0-15是低16位。在所有其它模式下，该引脚没有影响。
写使能的RAM，用于在DIO0-23的数据时， HSP48410被配置为在一个
异步模式。异步CLK 。
读控制在异步模式下的DIO0-23数据。输出使能DIO0-23
在其他模式下。异步CLK 。
+ 5V 。在V之间的0.1μF电容
CC
和GND引脚建议。
地
PIN0-9
3-11, 83
I
LD
FCT0-2
15
16-18
I
I
开始
14
I
FC
12
I
DIN0-23
58-63,
65-82
33-40,
42-57
I
DIO0-23
I / O
IOADD0-9
UWS
22-31
21
I
I
WR
19
I
RD
13
I
V
CC
GND
注意事项：
2, 32
20, 41, 64, 84
1.带有上横线表示低电平有效的信号。
二位0为LSB上的所有总线。
4
HSP48410
功能说明
该Histogrammer旨在用于信号和图像使用
处理应用。板上RAM是24位由
1024的位置。对于柱状图，这相当于一个
为4k X 4k的图像尺寸与10位数据。功能块
的部分的图示于图1 。
除了柱状图中， HSP48410还将
执行直方图累加而喂养的结果
返回到存储器阵列。板载内存，然后将
包含的累积分布函数，并且可以是
用于进一步的操作，如直方图均衡。
其它的模式有：滨厚积薄发，查找表（ LUT ） ，
延迟存储器，以及延迟和减法。该还可以部分
将1024字的异步内存访问的24位
用于预处理或读取直方图的结果。
该Histogrammer可以访问两个同步
和异步于系统时钟（CLK） 。这是
设计为CON连接一个异步gured
微处理器，然后切换到一个同步模式，以
处理的数据。该处理的结果可以被读
出同步地，或者其部分可以被切换到的所述一个
异步模式，因此该数据可以由一个被读出
微处理器。所有模式是同步的除外
异步16和24的模式。
一个Flash清除操作，用户可以重置整个
RAM阵列和在一个单一的所有输入和输出数据路径
周期。
DIO接口
之间的DIO接口部分传输数据
Histogrammer和外面的世界。在同步
模式， DIO作为一个用于数据的同步输出
当前正由芯片处理; RD充当输出
启用对DIO总线; WR和IOADD0-9没有任何效果。
当任一被选择异步模式（16或
24位），则RAM的输出被直接传递到DIO总线上
读周期，并在写周期，数据输入对DIO去
RAM中的输入端口。在这种情况下，数据的读取和写入
通过RD ， WR和IOADD0-9控制。
解码功能
本节提供精读连接gure所需的信号
部分为不同的模式。八大模式解码
从FCT0-2上的LD的上升沿（见表1） 。该
本节的输出是一组信号，控制所述
通过该部分数据的路径。
同时启动高的模式只应改变。
从一种模式到另一种变化后，启动必须是
高时钟CLK的上升沿至少一次。
表1.功能DECODE
FCT
2
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
直方图
直方图审慎推荐
延迟和减法
查找表
滨厚积薄发
内存延迟
异步24
异步16
模式
直方图存储器阵列
直方图存储器阵列是一个24位的1024深RAM 。
根据当前的模式，它的输入数据来自
无论是同步输入DIN0-23 ，从
异步数据总线DIO0-23 ，或者从所述输出
加法器。输出的数据进入到DIO总线在两个
同步和异步模式。
地址发生器
这部分电路的判断RAM的源
地址。在同步模式中，地址是
从计数器或PIN0-9的任一输出端。像素
输入总线是用于柱状图，宾厚积薄发，和
LUT （读）模式。所有其他同步模式，即
直方图累加， LUT （写） ，延迟，延迟和
减去使用计数器输出。计数器被复位的
后START下降沿科幻CLK的第一个上升沿。
在异步模式下，读写地址
到RAM从IOADD总线采取的下落
，边缘RD和WR信号分别。
闪存清除
闪存清除允许用户清除用的整个RAM
单引脚。 FC时，引脚为低电平时，在RAM中的所有位和
数据路径从RAM向DIO0-23被设置为零。该
FC引脚是异步相对于CLK ：复位
立即开始下一个低该信号。为
同步模式，以确保结果的一致性，
FC只应主动启动时为高。为
异步模式下， WR必须保持非活动状态，而FC
是低的。
加法器的输入
加法器输入控制部分包括多路复用器，寄存器
和其他逻辑提供适当的数据给加法器。该
本节CON组fi guration由的输出控制
功能解码部分。
5
HSP48410
数据表
2004年7月
FN3185.3
Histogrammer /累积缓冲区
Intersil的HSP48410是84领先Histogrammer IC
用于在图像和信号分析使用。板上
存储器被配置为1024× 24阵列。这相当于
10比特的像素分辨率和4k的X 4k的图像尺寸与
没有可能溢出。
除了柱状图中， HSP48410可以生成
和存储所述累积分布函数中使用
直方图均衡化应用。其他功能
在HSP48410包括：宾积累，查找表，
24位内存延迟和时延和减法模式。
闪光灯明确引脚可在所有操作模式和
执行对内部的所有位置一个周期复位
存储器阵列和所有的内部数据通路。
该HSP48410包括一个完全异步接口
它提供了一个装置，用于与主机通信，
如一个微处理器。该接口包括专用
读/写标签和一个地址端口这是
异步系统时钟。这使得随机
分析访问直方图存储器阵列或
调节所存储的数据。
特点
10位像素数据
4K X 4K外形尺寸
异步闪存清除引脚
单周期内存清除
完全异步的16或24位主机接口
生成并存储累积分布函数
查找表模式
1024 ×24位的内存延迟
24位三态I / O总线
DC至40MHz的时钟速率
应用
柱状图
直方图均衡化
图像和信号分析
- 图像增强
RGB视频延迟线
订购信息
产品型号
HSP48410JC-33
温度。
范围（° C）
0到70
包
84 Ld的PLCC
PKG 。
DWG 。 ＃
N84.1.15
框图
24
24
直方图
内存
ARRAY
MUX
24
数据
IN
数据
OUT
24
加法器
DIO0-23
DIO
Interace
DIN0-23
PIN0-9
10
地址
发电机
10
地址
IOADD0-9
10
1
注意：这些器件对静电放电敏感;遵循正确的IC处理程序。
1-888- INTERSIL或321-724-7143
|
Intersil公司（和设计）是Intersil公司美洲的商标。
版权所有哈里斯公司1999年版权所有Intersil公司美洲2004.保留所有权利
提及的所有其他商标均为其各自所有者的财产。
HSP48410
引脚配置
84引脚PLCC
GND
PIN9
DIN0
DIN1
DIN2
DIN3
DIN4
DIN5
PIN6
PIN7
PIN8
V
CC
DIN6
DIN7
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53
DIO0
DIO1
DIO2
DIO3
DIO4
DIO5
DIO6
DIO7
GND
DIO8
DIO9
DIO10
DIO11
DIO12
DIO13
DIO14
DIO15
DIO16
DIO17
DIO18
DIO19
PIN0
PIN1
PIN2
PIN3
PIN4
PIN5
CLK
11 10 9 8 7 6 5 4 3 2 1 84 83 82 81 80 79 78 77 76 75
FC
RD
开始
LD
FCT2
FCT1
FCT0
WR
GND
UWS
IOADD9
IOADD8
IOADD7
IOADD6
IOADD5
IOADD4
IOADD3
IOADD2
IOADD1
IOADD0
V
CC
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
DIN8
DIN9
DIN10
DIN11
DIN12
DIN13
DIN14
DIN15
DIN16
DIN17
GND
DIN18
DIN19
DIN20
DIN21
DIN22
DIN23
DIO23
DIO22
DIO21
DIO20
引脚说明
名字
CLK
PLCC PIN
1
TYPE
I
描述
时钟输入。该输入具有对芯片的功能没有影响，当芯片被编程
以异步模式。表示为同步的所有信号都指定自己的时间
参照该信号。
像素输入。这个输入总线由时钟的上升沿进行采样。它提供了片上RAM
在直方图，累积斌和LUT （写入）模式的地址值。在Asynchro-
理性模式是未使用的。
加载销被用来加载FCT0-2位到FCT寄存器。 （见下文） 。
这三个引脚被解码，以确定操作的芯片的模式。信号
由LD的上升沿被采样和后的LD的上升沿生效。自从
加载该功能是异步到CLK ，有必要禁用启动销能很好地协同
荷兰国际集团加载和启用至少启动1 CLK周期下的LD脉冲。
该引脚通知片上电路，该电路的时钟周期将开始和/或停止当前模式
的操作。因此，该模式是异步选择（经由LD）的，但同步
启动和停止。此输入由CLK的上升沿进行采样。实际功能
该输入取决于所选择的模式。 START必须始终高举（禁用）
改变模式的时候。这将提供一个平滑的过渡从一个模式到下一个由
允许部分重新配置自己的新模式开始之前。 START为高电平时，
LUT （读）模式被激活，除了延迟和延迟，并减去模式。
闪存清除。该输入提供了一个完全异步信号，从而有效地将重置所有的位
在RAM阵列和所述输入和输出数据路径至零。
PIN0-9
3-11, 83
I
LD
FCT0-2
15
16-18
I
I
开始
14
I
FC
12
I
2
HSP48410
引脚说明
名字
DIN0-23
DIO0-23
PLCC PIN
58-63,
65-82
33-40,
42-57
22-31
21
TYPE
I
I / O
描述
数据输入总线。在滨厚积薄发， LUT ，延迟和数据提供给Histogrammer
延迟和减法模式。同步的CLK 。
异步数据总线。提供了在预处理的微处理器RAM访问
存储器阵列和读出先前操作的结果。可配置为24
或16位总线。
RAM地址在异步模式下。采样WR或RD的下降沿。
上字选择。在16位异步模式下，一个在这个引脚表示的内容
DIO0-7作为是或缩小Histogrammer的上部8位的数据。零手段
该DIO0-15是低16位。在所有其它模式下，该引脚没有影响。
写使能的RAM，用于在DIO0-23的数据时， HSP48410被配置为在一个
异步模式。异步CLK 。
读控制在异步模式下的DIO0-23数据。输出使能DIO0-23中
其他模式。异步CLK 。
+ 5V 。在V之间的0.1μF电容
CC
和GND引脚建议。
地
IOADD0-9
UWS
I
I
WR
RD
V
CC
GND
注意事项：
19
13
2, 32
20, 41, 64, 84
I
I
1.带有上横线表示低电平有效的信号。
二位0为LSB上的所有公交车。
功能说明
该Histogrammer旨在用于信号和图像使用
处理应用。板上RAM是24位由
1024的位置。对于柱状图，这相当于一个
为4k X 4k的图像尺寸与10位数据。功能块
的部分的图示于图1 。
除了柱状图中， HSP48410还将
执行直方图累加而喂养的结果
返回到存储器阵列。板载内存，然后将
包含的累积分布函数，并且可以是
用于进一步的操作，如直方图均衡。
其它的模式有：滨厚积薄发，查找表（ LUT ） ，
延迟存储器，以及延迟和减法。该还可以部分
将1024字的异步内存访问的24位
用于预处理或读取直方图的结果。
该Histogrammer可以访问两个同步
和异步于系统时钟（CLK） 。这是
设计为CON连接一个异步gured
微处理器，然后切换到一个同步模式，以
处理的数据。该处理的结果可以被读
出同步地，或者其部分可以被切换到的所述一个
异步模式，因此该数据可以由一个被读出
微处理器。所有模式是同步的除外
异步16和24的模式。
一个Flash清除操作，用户可以重置整个
RAM阵列和在一个单一的所有输入和输出数据路径
周期。
直方图存储器阵列
直方图存储器阵列是一个24位的1024深RAM 。
根据当前的模式，它的输入数据来自
无论是同步输入DIN0-23 ，从
异步数据总线DIO0-23 ，或者从所述输出
加法器。输出的数据进入到DIO总线在两个
同步和异步模式。
地址发生器
这部分电路的判断RAM的源
地址。在同步模式中，地址是
从计数器或PIN0-9的任一输出端。像素
输入总线是用于柱状图，宾厚积薄发，和
LUT （读）模式。所有其他同步模式，即
直方图累加， LUT （写） ，延迟，延迟和
减去使用计数器输出。计数器被复位的
后START下降沿科幻CLK的第一个上升沿。
在异步模式下，读写地址
到RAM从IOADD总线采取的下落
，边缘RD和WR信号分别。
加法器的输入
加法器输入控制部分包括多路复用器，寄存器
和其他逻辑提供适当的数据给加法器。
此部分的结构是由所述输出控制
功能解码部分。
3
HSP48410
DIO接口
之间的DIO接口部分传输数据
Histogrammer和外面的世界。在同步
模式， DIO作为一个用于数据的同步输出
当前正由芯片处理; RD充当输出
启用对DIO总线; WR和IOADD0-9没有任何效果。
当任一被选择异步模式（16或
24位），则RAM的输出被直接传递到DIO总线上
读周期，并在写周期，数据输入对DIO去
RAM中的输入端口。在这种情况下，数据的读取和写入
通过RD ， WR和IOADD0-9控制。
FCT
2
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
直方图
直方图审慎推荐
延迟和减法
查找表
滨厚积薄发
内存延迟
异步24
异步16
模式
表1.功能DECODE
解码功能
本节提供精读连接gure所需的信号
部分为不同的模式。八大模式解码
从FCT0-2上的LD的上升沿（见表1） 。该
本节的输出是一组信号，控制所述
通过该部分数据的路径。
同时启动高的模式只应改变。
从一种模式到另一种变化后，启动必须是
高时钟CLK的上升沿至少一次。
闪存清除
闪存清除允许用户清除用的整个RAM
单引脚。 FC时，引脚为低电平时， RAM和的所有位
从RAM向DIO0-23数据路径被设置为零。在FC
销是异步相对于CLK的：复位开始
紧接一个低该信号。对于同步
模式，以确保结果的一致性，FC应该只
活跃而开始为高。对于异步模式下， WR
必须保持非活动状态，而FC低。
功能框图
DIO
I / F
DIO 0-23
DIN 0-23
REG
REG
REG
MUX
24X1024
内存
IN
OUT
地址
加法器
输入
控制
MUX
REG
∑
IOADD 0-9
PIN 0-9
REG
地址
发电机
CLK
WR
RD
UWS
开始
FC
控制
计数器
为了解决发电机
输出阶段
到RAM
FCT 0-2
LD
功能
解码
MUX
控制
信号的
所有寄存器由CLK时钟频率
图1.功能框图
4
HSP48410
直方图模式
这对于该芯片是基本运算
意。当选择这个模式下，芯片提供配置
本身，如图2的像素中的框图
数据被采样时钟的上升沿，并用作
读地址到RAM阵列。中所包含的数据
地址（或槽） ，然后加1，写回
入RAM的同一地址。
当操作完成时，该RAM将含有
图像的累积分布函数（CDF） 。
图4示出了CON组fi guration为这种模式。一旦这个
功能被选择，则START引脚用于复位
计数器并启用写入RAM 。写使能是
延迟3个周期，以匹配在地址的延迟
发生器。在启动引脚确定何时
积累开始。在此之前脚被激活时，
计数器将处于未知状态， DIO总线将
包含不可预测的数据。一旦启动引脚进行采样
低电平时，数据寄存器复位，以清除
积累。然后输出（DIO总线）将是零，直至一
非零数据值被从RAM中读出。时序这
操作示于图5中。
S
“0”
MUX
PIN 0-9
地址
发电机
REG
内存
IN
OUT
WR
地址
REG
DIO
DIO 0-23
I / F
RD
IN
OUT
REG
内存
REG
“1”
地址
开始
S
控制
地址
发电机
REG
DIO
DIO 0-23
I / F
RD
图2直方图模式框图
同时，新的值也显示在DIO
总线。这个过程持续进行，直到所述电路被中断
由开始返回高。当START为高电平时， RAM
禁止写操作时，读地址从所述像素
输入总线，芯片充当如果是在LUT（读）方式。
图3示出的直方图模式定时。开始是用来
忽略对PIN0-9数据在DATA2 。开始采样
在时钟的上升沿，但是在内部被延迟了3
周期相匹配的地址生成器的延迟。数据
被计时到的DIO总线CLK的上升沿。 RD
作为输出使能。
CLK
计数器
开始
控制
图4.直方图积累模式BLOCK
图
CLK
CLK
开始
PIN 0-9
DIO 0-23
（ RD LOW ）
数据0数据1数据2数据3数据4数据5
开始
DIO 0-23
（ RD LOW ）
输出0输出1输出2
输出0输出1输出2
原BIN目录
不更新
图5.直方图积累模式时序
图3.直方图模式时序
直方图积累模式
这个功能是非常相似的直方图的功能。在这
情况下，一个计数器被用来提供该地址数据的
内存。该RAM被按顺序访问，并从该数据
每个箱被从先前的箱添加到数据。这
数据的累积持续到功能被暂停。
积累的结果被显示在DIO
总线同时被写回RAM中。
在START引脚必须保持为低，以便允许所述
积累的数据来覆盖原来的直方图数据
包含在RAM中。当启动引脚返回到
高邦，配置保持不变，但写
RAM被禁用，并且部分是在LUT（读）方式。记
计数器不复位，在这一点上。计数器会
复位CLK的开头被检测到低的第一个周期。
当为了防止无效的数据被写入到RAM中，
计数器达到它的最大值（ 1023） ，进一步
写入RAM被禁止，计数器保持
这个值直到改变模式。
5
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