HSP45116A
引脚说明
名字
V
CC
数
22, 34, 50, 87, 95,
102, 111, 124, 132,
145, 159
7, 20, 32, 48, 62, 73,
83, 92, 98, 108,
114, 119, 125, 131,
143, 157
54-61, 63-70
51, 52
47
53
TYPE
-
+ 5V电源输入。
描述
GND
-
电源地输入。
C0-15
AD0-1
CS
WR
I
I
I
I
控制输入总线装载相位和频率数据到PFCS 。 C15是MSB。
地址引脚，用于选择C0-15的数据目的地。 AD1是MSB。
片选（低电平有效） 。
写使能。数据移入在WR的上升沿被AD0-1选择输入寄存器
当CS为低。
时钟。所有的寄存器，除了控制寄存器时钟与WR ，都是主频（启用时）
由CLK的上升沿。
相位寄存器使能（低电平有效） 。由CLK登记在芯片上。当低电平有效，之后被
主频芯片上， ENPHREG实现了数据的时钟进入相位寄存器。
频率偏移寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活时，后
作为其时钟芯片上， ENOFREG使频率的时钟偏移数据转换到频
偏移寄存器。
中心频率寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活时，后
作为其时钟芯片上， ENCFREG使数据的时钟到中心频率寄存器。
相位累加器寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活时，后
作为其时钟芯片上， ENPHAC使相位累加器寄存器的时钟。
时间间隔控制寄存器使能（低电平有效） 。由CLK登记在芯片上。当激活时，后
作为其时钟芯片上， ENTIREG使数据的时钟到时间累加寄存器。
实部和虚部数据输入寄存器（ RIR ， IIR ）使能（低电平有效） 。以挂号芯片
CLK 。当激活时，作为其时钟芯片上后， ENI使数据的时钟到真实
假想的输入数据寄存器中。
模
π/2π
选择。当低，正弦和余弦ROM的寻址模2π （ 360
度） 。当高，最显着的地址位保持为低电平，使得ROM的寻址
模
π
（180度） 。此输入由时钟登记在芯片上。这种控制引脚被列入
进行FFT处理。
频率偏移寄存器输出的零（低有效）。由CLK登记在芯片上。当激活时，
作为其时钟芯片上后， CLROFR归零的频率偏移寄存器中的数据路径
到频率加法器。新的数据仍然可以读入频率偏移寄存器;
CLROFR不影响该寄存器的内容。
相位累加器负载控制（低电平有效） 。由CLK登记在芯片上。零反馈路径
在没有清除相位累加器寄存器中的相位累加器。
外部调制控制位。当与PMSEL线选择时，这些位加0 ，90，180 ，
或270度偏移的相位累加器的当前阶段。的相位的低14位
控制路径被设置为零。
这些位被装入相位寄存器时ENPHREG低。
MOD1
0
0
1
1
MOD0
0
1
0
1
相移（度）
0
90
270
180
CLK
49
I
ENPHREG
27
I
ENOFREG
28
I
ENCFREG
42
I
ENPHAC
43
I
ENTIREG
44
I
ENI
45
I
MODPI/2PI
46
I
CLROFR
41
I
负载
38
I
MOD0-1
35, 36
I
4
FN4156.4
2007年5月7日
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