HSP43168
数据表
1999年11月
网络文件编号
2808.8
双FIR滤波器
该HSP43168双FIR滤波器由两个独立的
8抽头FIR滤池。每个滤波器支持抽选从1到16
并提供板载存储32套系数。
方框图显示了两个FIR细胞被送入各
独立COEF网络cient银行和两个独立的输入。
该FIR单元的输出要么求和或
通过MUX /加法器复用。在计算能力
FIR细胞可以CON组fi gured提供正交连接的滤波，
复杂的网络连接滤波，二维卷积， 1 -D / 2-D的相关性，并
插值/抽取滤池。
在FIR细胞参与FIR优势对称性
系数由预先加入的数据样本之前
乘法。这允许一个8抽头FIR要实施
使用每个滤波器单元只有4个乘法器。这些细胞可以是
CON组fi gured作为单16抽头FIR滤波器或双8抽头
FIR滤池。也支持非对称网络滤波。
高达16抽取被提供以增加有效数
滤波器抽头的2至16倍。另外，抽取
寄存器提供延迟必要的分数数据
转化率和2-D与内核过滤到16 x16的。
双重的灵活性是由32套进一步增强
用户可编程的系数。 COEF网络cient可以选择
异步改为从时钟的时钟。能力
以COEF网络cient之间切换设置进一步简化网络连接ES
应用，如多相或自适应滤波网络。
该HSP43168是一款低功耗的全静态设计
在先进的CMOS工艺实现的。该
该设备的CON组fi guration通过标准控制
微处理器接口。
特点
两个独立的8抽头FIR滤波器体质连接可配置为
单16抽头FIR
10位数据及系数
板载存储32可编程系数集
最多： 256 FIR丝锥， 16 ×16 2-D内核，或10× 19位
数据和系数
可编程抽取16个
可编程舍入的输出
标准微处理器接口
应用
正交的，复杂的过滤
图像处理
多相滤波
自适应滤波
订购信息
产品型号
HSP43168VC-33
HSP43168VC-40
HSP43168VC-45
HSP43168JC-33
HSP43168JC-40
HSP43168JC-45
HSP43168JI-40
HSP43168GC-45
温度。
RANGE （
o
C)
0到70
0到70
0到70
0到70
0到70
0到70
-40到85
0到70
包
100 Ld的MQFP
100 Ld的MQFP
100 Ld的MQFP
84 Ld的PLCC
84 Ld的PLCC
84 Ld的PLCC
84 Ld的PLCC
84 Ld的CPGA
PKG 。号
Q100.14x20
Q100.14x20
Q100.14x20
N84.1.15
N84.1.15
N84.1.15
N84.1.15
G84.A
框图
10
CIN0 - 9
A0 - 8
WR
CSEL0 - 4
9
控制/
CON组fi guration
系数
银行
10
INA0 - 9
FIR小区A
MUX
MUX
系数
B组
FIR小区B
INB0 - 9 /
OUT0 - 8
10
MUX /
加法器
9
OEL
OEH
19
OUT9 - 27
1
注意：这些器件对静电放电敏感;遵循正确的IC处理程序。
1-888- INTERSIL或407-727-9207
|
版权
Intersil公司1999
HSP43168
引脚配置
84 LEAD CPGA
底部视图
11
A
RVRS
10
WR
9
GND
8
A1
7
A4
6
A7
5
A8
4
3
2
1
CIN8
CSEL1 CSEL3 CSEL4
针
'A1'
ID
A
MUX1
A0
A3
A2
V
CC
CSEL2
CIN9
CIN7
CIN5
B
OUT18
V
CC
OUT16 OUT13
V
CC
INB0
INB2
GND
INB7
INB8
INA1
K
11
L
GND
10
9
8
OUT15 OUT14 OUT12
84 LEAD CPGA
顶视图
7
6
5
INB1
4
INB4
3
INB5
2
INB6
1
INB9
L
OUT10 OUT11
B SHFTEN
MUX0
C
TXFR
fwrd
A5
A6
CSEL0
CIN6
CIN4
C
OUT19
OUT17
OUT9
OEL
INB3
INA0
INA2
J
D
V
CC
ACCEN
GND
CIN3
D
OUT21
OUT20
INA3
INA4
H
E
OEH
GND
CLK
CIN2
CIN1
CIN0
E
摹OUT24
OUT23 OUT25
INA7
INA5
INA6
G
F
OUT27 OUT22 OUT26
HSP43168
底部视图
INA8
INA9
V
CC
F
F OUT27
OUT22 OUT26
HSP43168
顶视图
INA8
INA9
V
CC
F
G
OUT24 OUT23 OUT25
INA7
INA5
INA6
G
E
OEH
GND
CLK
CIN2
CIN1
CIN0
E
H
OUT21 OUT20
INA3
INA4
H
D
V
CC
ACCEN
GND
CIN3
D
J
OUT19 OUT17
OUT9
OEL
INB3
INA0
INA2
J
C
TXFR
fwrd
A5
A6
CSEL0
CIN6
CIN4
C
K
OUT18
V
CC
OUT16 OUT13
V
CC
INB0
INB2
GND
INB7
INB8
INA1
K
B SHFTEN
MUX0
MUX1
A0
A3
A2
V
CC
CSEL2
CIN9
CIN7
CIN5
B
A
针
'A1'
ID
L
GND
11
OUT15 OUT14 OUT12 OUT10 OUT11
10
9
8
7
6
INB1
5
INB4
4
INB5
3
INB6
2
INB9
1
L
A
RVRS
11
WR
10
GND
9
A1
8
A4
7
A7
6
A8
5
CSEL1 CSEL3 CSEL4
4
3
2
CIN8
1
84引脚PLCC
顶视图
CSEL 4
CSEL 3
CSEL 2
CSEL 1
CSEL 0
1多路复用器
11 10 9
CIN 7
CIN 6
CIN 5
CIN 4
GND
CIN 3
CIN 2
CIN 1
CIN 0
INA 9
INA 8
INA 7
INA 6
INA 5
V
CC
INA 4
INA 3
INA 2
INA 1
INA 0
INB 9
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
8
7
6
5
4
3
2
1 84 83 82 81 80 79 78 77 76 75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
RVRS
FWD
SHFTEN
TXFR
ACCEN
V
CC
CLK
GND
OEH
OUT 27
OUT 26
OUT 25
出24
OUT 23
OUT 22
OUT 21
OUT 20
OUT 19
OUT 18
OUT 17
V
CC
33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53
10
V
CC
OUT 14
出15
OUT 11
OUT 12
OUT 13
OUT 16
INB 8
INB 7
INB 6
INB 5
INB 4
INB 3
INB 2
INB 1
INB 0
OEL
GND
出9
GND
2
MUX 0
CIN 8
CIN 9
GND
V
CC
WR
A8
A7
A6
A5
A4
A3
A2
A1
A0
HSP43168
引脚配置
（续）
100引脚MQFP
顶视图
CIN9
CSEL4
CSEL3
CSEL2
CSEL1
CSEL0
V
CC
V
CC
A8
A7
A6
A5
A4
A3
A2
A1
A0
GND
GND
WR
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
CIN8
NC
CIN7
NC
CIN6
CIN5
CIN4
GND
GND
CIN3
CIN2
CIN1
CIN0
INA9
INA8
INA7
INA6
INA5
V
CC
V
CC
INA4
INA3
INA2
INA1
INA0
NC
NC
INB9
INB8
INB7
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
INB6
INB5
GND
GND
INB4
INB3
INB2
INB1
INB0
OEL
OUT9
OUT10
V
CC
V
CC
OUT11
OUT12
OUT13
OUT14
OUT15
OUT16
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
MUX1
MUX0
RVRS
NC
fwrd
SHIFTEN
TXFR
ACCEN
V
CC
V
CC
CLK
GND
GND
OEH
OUT27
OUT26
OUT25
OUT24
OUT23
OUT22
OUT21
OUT20
OUT19
OUT18
OUT17
NC
V
CC
V
CC
GND
GND
3
HSP43168
引脚说明
符号
V
CC
GND
CIN0-9
A0-8
I
I
TYPE
V
CC
： + 5V电源引脚。
地面上。
控制/系数数据总线。处理器接口，用于装载控制数据和系数。 CIN0是LSB 。
控制/系数地址总线。处理器接口为解决控制和系数寄存器。 A0为
LSB 。
控制/系数写入时钟。数据锁存到控制和系数寄存器上的上升沿
WR 。
系数的选择。此输入确定哪个32系数组都将要使用的FIR A和B.该输入
注册和CSEL0是LSB 。
输入到FIR A. INA0为LSB 。
双向输入的FIR B. INB0是LSB ，只有输入。当作为输出使用， INB1-9是的最低有效位
输出总线和INB9是这些位的MSB。
19个MSB输出总线。数据格式无符号或二的补取决于配置。 OUT27
是MSB。
按住Shift键启用。这个低电平输入使能数据的时钟插入部分和数据通过抽取移
寄存器。
转发ALU输入使能。当低电平有效，从正向抽取路径数据，通过输入到ALU的
在“A”输入。当高， “A”输入到ALU的归零。
反向ALU输入使能。当低电平有效，从反向抽取路径数据，通过输入到ALU的
在“B”的输入。当高， “B”输入到ALU的归零。
数据传输控制。这个低电平有效输入切换后进先出被读入与反向抽取路径
后进先出从前方抽取路径被写入（参见图1） 。
加法器/复用器控制。此输入控制通过输出加法器/多路复用器的数据流。表5列出了各种
精读网络gurations 。
时钟。除了那些与处理器接口相关联的所有输入（ CIN0-9 ， A0-8 ， WR ）和输出使能
（OEL ， OEH ）由CLK的上升沿注册。
输出使能低。这三态控制使输出总线的LSB为INB1-9时OEL低。
输出使能高。这三态控制使OUT9-27时OEH低。
积累启用。这种积极的高投入使堆积在FIR细胞累加器。低在此输入
锁存FIR累加器内容到输出保持寄存器清零，同时反馈传中
累加器。
描述
WR
I
CSEL0-4
I
INA0-9
INB0-9
I
I / O
OUT9-27
O
SHFTEN
I
fwrd
I
RVRS
I
TXFR
I
MUX0-1
I
CLK
I
OEL
OEH
ACCEN
I
I
I
4
QQ：2881677436 复制
