240PIN DDR3 SDRAM VLP DIMM注册
DDR3 SDRAM VLP
注册DIMM
基于1Gb的一个版本
HMT112V7AFP8C
HMT125V7AFP8C
HMT125V7AFP4C
HMT351V7AMP4C
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修订版0.2 / 2008年12月
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目录
1.描述
1.1设备特点及订购信息
1.1.1产品特点
1.1.2订购信息
1.2速度等级&主要参数
1.3地址表
2.引脚架构
2.1引脚定义
2.2输入/输出功能描述
2.3引脚分配
3.功能框图
3.1 1GB ， 128Mx72模块（ 1Rank
3.2 2GB ， 256Mx72模块（ 2Rank
3.3 2GB ， 256Mx72模块（ 1Rank
3.4 4GB ， 512Mx72模块（ 2Rank
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x4)
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4.输入/输出电容&交流需要技术
5. IDD规格
6. DIMM大纲图
6.1 1GB ， 128Mx72模块（ 1Rank
6.2 2GB ， 256Mx72模块（ 2Rank
6.3 2GB ， 256Mx72模块（ 1Rank
6.4 4GB ， 512Mx72模块（ 2Rank
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修订版0.2 / 2008年12月
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1.描述
这海力士DDR3 VLP （非常低调）注册双列直插内存模块（DIMM ）系列包括1GB的gen-
累加器。这些都旨在用作在服务器和工作站系统的主存储器，提供了一个高性能的
8字节接口的业界标准133.35毫米宽度的外形。它适合于方便的交换和加法。
1.1设备特点&订购信息
1.1.1产品特点
VDD = VDDQ = 1.5V
VDDSPD = 3.3V至3.6V
全差分时钟输入（ CK ， CK ）操作
差分数据选通（ DQS ， DQS ）
片上DLL对齐DQ ， DQS和/ DQS过渡
CK转型
DM口罩写入数据中的上升沿和下降沿
数据选通的边缘
所有的地址和控制输入数据以外的数据
选通信号和数据掩码锁存的上升沿
时钟
可编程CAS延时5，6， 7，8， 9，10，和（11）
支持
可编程附加延迟是0，CL -1和CL -2燮
移植
可编程CAS写入延迟（ CWL ） = 5 ， 6 ， 7 ， 8
可编程突发长度4/8既蚕食
顺序和交错模式
BL的飞行开关
8banks
8K刷新周期/ 64ms的
DDR3 SDRAM封装： JEDEC标准78ball
FBGA （ X4 / X8 ） ， 96ball FBGA （ X16 ），支持球
选择EMRS驱动力
动态片上终端支持
异步复位引脚支持
ZQ校准支持
TDQS （终止数据选通）支持（ X8只）
写Levelization支持
自动自刷新支持
8位预取
散热器安装4GB
SPD与B类综合TS
1.1.2订购信息
排名第
DRAM的
9
18
18
36
排名第
秩
1
2
1
2
部件名称
HMT112V7AFP8C-G7/H9
HMT125V7AFP8C-G7/H9
HMT125V7AFP4C-G7/H9
HMT351V7AMP4C-G7/H9
密度
1GB
2GB
2GB
4GB
组织
128Mx72
256Mx72
256Mx72
512Mx72
物料
无铅
无铅
无铅
无铅
外佣
X
X
X
O
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请联系当地的销售管理员零件号的详细信息
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